place后时序问题

Roysunal · 发表于 2022-8-9 16:45:50

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在innovus里跑block，同一个block，跑了两版place，一版在density高的地方打了soft blkg，发现相同路径两版place时序差了100p，一版-0.16ns，一版-0.05ns.其中延时高的多插了几个组合逻辑，有大佬可以分析一下可能的原因吗？为什么多插入组合逻辑，或者对于组合逻辑较多的路径该怎么解决比较好，谢谢！

king-wa · 发表于 2022-8-9 18:00:42

我知道组合逻辑会在place_opt的时候优化

Roysunal · 发表于 2022-8-10 14:19:11

king-wa 发表于 2022-8-9 18:00
我知道组合逻辑会在place_opt的时候优化

对，但是会有差

shannon_z · 发表于 2022-8-11 16:46:07

place阶段有没有设置 setPlaceMode density值

Roysunal · 发表于 2022-8-16 14:46:58

shannon_z 发表于 2022-8-11 16:46
place阶段有没有设置 setPlaceMode density值

设这个值对这种路径会有影响吗？我std的利用率在0.7左右，density还好吧

lygrc · 发表于 2022-8-16 15:10:35

可能你打了soft blkg，cell分布变化较大，工具在优化时序时拆分逻辑导致你看到增加组合逻辑，不拆分的话由于cell放的太远就要插buff，综合考虑工具觉得拆分逻辑对PPA更好吧，不过这只是个人猜测哈，提供一个思路罢了。对于组合逻辑较多的路径该怎么解决比较好这个问题太范了，跟很多因素相关，不同情况采取不同策略，三两句讲不清，还是具体问题具体分析比较好。

shannon_z · 发表于 2022-8-16 17:04:40

Roysunal 发表于 2022-8-16 14:46
设这个值对这种路径会有影响吗？我std的利用率在0.7左右，density还好吧

有影响，但不大，最多差十几ps

兔子IC · 发表于 2022-8-17 16:16:32

做这个实验的意义是什么？不要随便打soft blk，除非是真的有congestion之类的问题，我们最完美的PR在不加太多约束的情况下，出PR欢迎加wx , pr-hao123，一起加入数字后端群讨论

Roysunal · 发表于 2022-8-18 18:33:20

shannon_z 发表于 2022-8-16 17:04
有影响，但不大，最多差十几ps

我感觉很多变量都很难把控，除非设的很合适，譬如我设global 和 opt density 如果设置不合理结果会更差，所以有时候我都不怎么设。

Roysunal · 发表于 2022-8-18 18:35:25

Roysunal 发表于 2022-8-16 14:46
设这个值对这种路径会有影响吗？我std的利用率在0.7左右，density还好吧

density比较高，想用soft blk试着去优化一下，结果时序变的很差.

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