请问器件失配工艺参数在哪里可以找到？另外关于版图与Avth的关系问题

红红的西瓜

请问T的0.18器件失配工艺参数在哪个工艺文件，或者有大佬有的能不能直接发一份给我？另外，版图的器件做匹配后仿得到的两器件参数差，比如ΔVth与工艺参数Avth/(WL)^0.5之间的关系是怎么样？是不是版图有较好的匹配才能得到相应Avth/(WL)^0.5的值？

david_reg

一般可以尝试从两个地方找到失配参数：
1. foundry一般会有一个专门的失配报告文档，里面通常有实测数据以及拟合的直线图，比如Avth可以直接从图中的斜率标注读到。
2. 从spice模型的monte-carlo参数中找：如果spice模型可以支持monte-carlo失配仿真，那么可以在mosfet模型中找找有没有类似 axxx/sqrt(w*l)的表达式，然后再找找 参数 ‘axxx’的值在哪里定义的。通常这个值是失配文档中图中斜率的 1/sqrt(2) 倍；

‘Avth/(WL)^0.5’ 相关的失配是假设器件版图完全一致的情况下的随机性失配，一般需要通过统计分析（比如monte-carlo或dcmatch）才能得到。
如果版图存在不一致，并且器件模型支持LDE（layout dependent effect）（比如BSIM4），那么通过非统计分析（比如dc）就可以得到ΔVth，这个值是版图失配引起的系统性失配。
总的失配 = 系统性失配（通常由不恰当的版图或电路本身造成，可以完全消除） + 随机性失配 （在完美匹配的前提下由微观机制引起，无法完全消除）

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https://bbs.eetop.cn/thread-614437-1-1.html

红红的西瓜

david_reg 发表于 2022-8-8 13:41
一般可以尝试从两个地方找到失配参数：
1. foundry一般会有一个专门的失配报告文档，里面通常有实测数据以 ...

感谢回答！学习中
再问一下您：①版图提参考虑是不是会考虑LOD/WPE这些由版图引入的额外梯度(比如T家.18)，以及没有加dummy会计算一个边缘W/L的偏差？如果没有LDE，那么提参甚至连LOD/WPE都不会计算？②版图提参不考虑（不计算）随机失配的部分？
如果是这样，那么假设一个运放版图匹配得很好，系统性失配消去到0，提参后仿真offset的值可能比由Axxx算下来的总的offset值要低很多？

david_reg

红红的西瓜 发表于 2022-8-9 14:55
感谢回答！学习中
再问一下您：①版图提参考虑是不是会考虑LOD/WPE这些由版图引入的额外梯度(比如T家.18) ...

① 这个取决于PDK的版图提取command file是否支持。一个检查方法是对比一下前后仿真的网表中mosfet的参数，如果与LDE有关的参数（比如SA，SB，SC等）有显著差别，就很可能说明版图提取时已经根据实际版图重新计算了这些参数。如果没有差别，或者网表中连相关参数都没有，那就表示该PDK不支持LDE。② 版图提取的参数（器件的尺寸或者走线寄生）一般不会影响随机性失配，如果LDE或走线寄生没有增加系统失配的话，后仿真的系统失调是有可能比随机失调小很多的。

红红的西瓜

david_reg 发表于 2022-8-9 17:42
① 这个取决于PDK的版图提取command file是否支持。一个检查方法是对比一下前后仿真的网表中mosfet的参数 ...

学习了！另外，再确认一下，我能不能这样说：对于支持LDE的工艺，提参的算法不考虑随机失配(微观机制)引起的器件参数mismatch，可能考虑LOD，STI等版图相关的系统失配机制。提参做的工作：寄生电阻、寄生电容、版图不合理引入的系统失配。

david_reg

红红的西瓜 发表于 2022-8-10 15:53
学习了！另外，再确认一下，我能不能这样说：对于支持LDE的工艺，提参的算法不考虑随机失配(微观机制)引 ...

嗯，我觉得是这样的。不过，引起的系统失配的所有可能的版图不合理因素，只有PDK spice模型中支持的LDE相关参数才会被提取并且可以通过仿真看到；对于PDK spice模型中没有的版图因素很可能是提取不出来，或者无法仿真，比如两个MOS的gate朝向不同也会引起系统失配。但好像目前无法通过后仿真看出差别来。

红红的西瓜

david_reg 发表于 2022-8-11 17:28
嗯，我觉得是这样的。不过，引起的系统失配的所有可能的版图不合理因素，只有PDK spice模型中支持的LDE相 ...

好的，学习了，谢谢答复~