理想ADC的VerilogA模型讨论

理科生

找到一个理想ADC的verilogA模型，ADC的原理如图2，对于此N位的ADC，量化编码的过程即为红框内的代码。不过略有不同的是对输入信号进行2的倍乘，Vref不变并与之比较。这个是我的理解。
我的问题在于这种ADC的输入有没有要求，或者说输入一个正弦波信号进行模数转换，会不会振幅过高而导致该ADC输出不正常。因为理想ADC是用来测试自己设计的DAC的，会不会输入信号振幅过大导致DAC无法还原本的信号。

图1

图2

理科生

1. module adc_10bit_ideal(vd9,vd8,vd7,vd6,vd5,vd4,vd3,vd2, vd1,vd0, vin, vclk);
   
2. electrical vd9, vd8,vd7, vd6, vd5, vd4, vd3, vd2, vd1, vd0, vin, vclk;
   
3. parameter real trise = 0.1n  from [0:inf);
   
4. parameter real tfall = 0.1n  from [0:inf);
   
5. parameter real tdel = 0 from [0:inf);
   
6. parameter real vlogic_high=1;
   
7. parameter real vlogic_low = 0;
   
8. parameter real vtrans_clk=0.5;
   
9. parameter real vref=1;
   
10. `define NUM_ADC_BITS 10
    
11.             real unconverted;
    
12.             real halfref;
    
13.             real vd[0: `NUM_ADC_BITS-1];
    
14.             integer i;
    
15.             analog begin
    
16.                    @(initial_step) begin
    
17.                           halfref = vref /2;
    
18.                     end
    
19.                    @(cross(V(vclk) - vtrans_clk, 1)) begin
    
20.                           unconverted = V(vin);
    
21.                           for (i = (`NUM_ADC_BITS-1); i >= 0 ; i= i - 1) begin
    
22.                           vd[i]=0;
    
23.                           if(unconverted > halfref) begin
    
24.                           vd[i]= vlogic_high;
    
25.                           unconverted=unconverted - halfref;
    
26.                     end else begin
    
27.                           vd[i]=vlogic_low;
    
28.                     end
    
29.                           unconverted = unconverted*2;
    
30.                     end
    
31.             end
    
32. 
    
33. V(vd9) <+ transition( vd[9], tdel, trise, tfall );
    
34. V(vd8) <+ transition( vd[8], tdel, trise, tfall );
    
35. V(vd7) <+ transition( vd[7], tdel, trise, tfall );
    
36. V(vd6) <+ transition( vd[6], tdel, trise, tfall );
    
37. V(vd5) <+ transition( vd[5], tdel, trise, tfall );
    
38. V(vd4) <+ transition( vd[4], tdel, trise, tfall );
    
39. V(vd3) <+ transition( vd[3], tdel, trise,tfall );
    
40. V(vd2) <+ transition( vd[2], tdel, trise, tfall );
    
41. V(vd1) <+ transition( vd[1], tdel, trise, tfall );
    
42. V(vd0) <+ transition( vd[0], tdel, trise, tfall );
    
43. `undef NUM_ADC_BITS
    
44.   
    
45. end
    
46. 
    
47. endmodule
    

复制代码

一直走吧

ADC是有量化范围的，超过范围无法恢复信号，事实上就是出现削顶削底

DAC小白

请问该如何仿真呢