低压工艺如何实现耐高压设计

xiaojia_ · 发表于 2022-7-27 11:55:01

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请教论坛各位大佬，最近在做一个LDO，要求外部电源支持2.7~5.5V供电，带载能力为低功耗模式1u~3mA，正常模式1mA~250mA，电源<3.6V时，要求LDO输出跟随输入，电源>3.6V时，LDO输出为3.6V，器件只有耐3.6V的普通MOS和vds耐5.5V，vgs耐2.75V的LDMOS。
目前的想法是，将LDO的输出始终设置为3.6V，在电源<3.6V时通过环路反馈使功率管进入线性区，实现输出跟随输入；
目前的问题是，如何用上述的两种类型的MOS去设计一个5.5V转3.6V的LDO，才能避免器件过压，一般是用如下链接的结构吗？
''如何解决低压器件(1.8V Device)用高压(3.3V)供电时的耐压问题''
https://bbs.eetop.cn/thread-764438-1-1.html
(出处: EETOP 创芯网论坛 (原名：电子顶级开发网))

请问有大佬做过类似的电路吗，或者有针对耐高压设计的详细资料吗？

jojenwong · 发表于 2022-7-27 14:05:46

蹲蹲，用高压管的话低压不是很好设计，两种管子结合？

xiaojia_ · 发表于 2022-7-27 14:14:22

jojenwong 发表于 2022-7-27 14:05
蹲蹲，用高压管的话低压不是很好设计，两种管子结合？

对的，没有电压检测电路，低压也是同样的结构

acging · 发表于 2022-7-27 15:43:08

https://ieeexplore.ieee.org/document/7726693
可以看看这篇的思路，本质就是叠管子或者用cascode结构，保证每个管子不过压。
设计应该以3.6V器件为主，既然你有5.5V的LDMOS，vds大的部分可以拿LDMOS隔离高压。

xiaojia_ · 发表于 2022-7-28 17:50:17

acging 发表于 2022-7-27 15:43
https://ieeexplore.ieee.org/document/7726693
可以看看这篇的思路，本质就是叠管子或者用cascode结构，保 ...

谢谢，我看看

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