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查看: 4548|回复: 25

[求助] calibre做数字电路lvs如何include cdl文件

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发表于 2022-7-25 09:19:00 | 显示全部楼层 |阅读模式
100资产
write_verilog -pg  -unconnected_ports -wire_declaration -keep_backslash_before_hiersep -no_physical_only_cells -force_output_references {FDCAP4_9TV50 FDCAP8_9TV50 FDCAP12_9TV50} $export_path/$design_name\_lvs.v
大神们,我通过这个命令生成了一个做lvs的v网表,可以通过v2lvs -v verilog_design_file -o output_spice_file
[-l verilog_lib_file] [-lsp spice_library_file]
[-lsr spice_library_file] [-s spice_library_file]
[-s0 groundnet] [-s1 powernet] [-sk]这个命令转化为sp文件,但数字库里提供的subckt文件是cdl格式的,这个该怎么include进去呢。
第二个问题是,我想把数字电路和模拟电路进行连接,数字电路的原理图怎么导入virtuoso和模拟电路进行连接,是直接读入上面include了cdl的那个文件,还是其他的。
write_verilog -pg $export_path/$design_name\_all.v
write_verilog -pg  -unconnected_ports -wire_declaration -keep_backslash_before_hiersep -no_physical_only_cells -force_output_references {FDCAP4_9TV50 FDCAP8_9TV50 FDCAP12_9TV50} $export_path/$design_name\_lvs.v
是读这个all文件还是读这个_lvs文件呢

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0、不太清楚楼主用的什么PR工具,楼主导出verilog的时候记得把电源和地导出来。像下面这张图这样,这是标准单元库的电源和地还有nwell,pwell都有连接 1、v2lvs用 [-lsp spice_library_file] [-s spice_library_file] 这两个命令,spice_library_file就是cdl文件 在calibre interactive的GUI界面里,更简单,把verilog translator填好,input-netlist那里改一下就行了 2、可以用CIW-file-inport-verilog对PR工具导出的verilog,建 ...
发表于 2022-7-25 09:19:01 | 显示全部楼层
本帖最后由 MNJR 于 2022-7-26 14:26 编辑

0、不太清楚楼主用的什么PR工具,楼主导出verilog的时候记得把电源和地导出来。像下面这张图这样,这是标准单元库的电源和地还有nwell,pwell都有连接
image.png
1、v2lvs用 [-lsp spice_library_file] [-s spice_library_file] 这两个命令,spice_library_file就是cdl文件
在calibre interactive的GUI界面里,更简单,把verilog translator填好,input-netlist那里改一下就行了
2、可以用CIW-file-inport-verilog对PR工具导出的verilog,建议读lvs的那个,那个反应的是真实电路连接。也可以把版图导入virtuoso之后,确定lvs没问题,再跑一个noRC的PEX得到原理图,这样可能比导入还快点,导入的话如果有很多的module会导出成很多cell,lib会看起来很乱,PEX就没这个问题。我现在一般用第二种方法,方便一些。
 楼主| 发表于 2022-7-26 14:48:40 | 显示全部楼层


MNJR 发表于 2022-7-26 14:17
0、不太清楚楼主用的什么PR工具,楼主导出verilog的时候记得把电源和地导出来。像下面这张图这样,这是标准 ...


谢谢大神
 楼主| 发表于 2022-7-27 15:56:53 | 显示全部楼层


MNJR 发表于 2022-7-26 14:17
0、不太清楚楼主用的什么PR工具,楼主导出verilog的时候记得把电源和地导出来。像下面这张图这样,这是标准 ...


image.png
大神,我lvs过了,现在在提取原理图,用您的第二种方法,这个该选哪个呢
发表于 2022-7-28 08:55:27 | 显示全部楼层


郑伟 发表于 2022-7-27 15:56
大神,我lvs过了,现在在提取原理图,用您的第二种方法,这个该选哪个呢
...


最简单操作的话,就和模拟电路提取pex一样。把input-netlist那里换一下就好了。这样就是提取了一堆晶体管出来。这样做的唯一缺点可能就是出来的netlist比较大。如果想让网表小,可以按逻辑门提取。但是这个操作流程比较费劲,需要加很多步骤,我一时也没法给你描述清楚,还有一些跟PDK和标准单元库相关的文件还要自己生成,可能还要改LVS rules。


 楼主| 发表于 2022-7-28 09:08:21 | 显示全部楼层


MNJR 发表于 2022-7-28 08:55
最简单操作的话,就和模拟电路提取pex一样。把input-netlist那里换一下就好了。这样就是提取了一堆晶体管 ...


我这个其实不用太复杂吧,就是数模混合,想把数字的原理图和模拟的原理图连接在一起,反正现在lvs过了,只要原理图和版图对应,原理图里面啥样都无所谓吧
发表于 2022-7-29 08:36:03 | 显示全部楼层


郑伟 发表于 2022-7-28 09:08
我这个其实不用太复杂吧,就是数模混合,想把数字的原理图和模拟的原理图连接在一起,反正现在lvs过了, ...


是的
 楼主| 发表于 2022-7-29 08:57:53 | 显示全部楼层


是把那个输出改成calibreview吗,我保存不了,可以提取网表,但保存不了calibreview,一保存就报错
发表于 2022-7-29 09:06:41 | 显示全部楼层


郑伟 发表于 2022-7-29 08:57
是把那个输出改成calibreview吗,我保存不了,可以提取网表,但保存不了calibreview,一保存就报错
...


是改成calibreview
 楼主| 发表于 2022-7-29 11:12:26 | 显示全部楼层


MNJR 发表于 2022-7-29 09:06
是改成calibreview


image.png image.png image.png image.png 我是这么设置的,有这些日志文件,反正不成功,我想的是,我做lvs的时候,已经把数字的v网表改成了cdl格式,也过了lvs,virtuoso不也可以吃cdl了,能不能virtuoso把cdl吃了,不就转化成原理图了吗
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