请教一个FPGA读写DDR2的问题

djqlyy2922

FPGA型号 : ALTERA的飓风4
问题：
由于我的使用特性，在某段时间内必须连续的读DDR2(1280次)，且读取的相邻地址不同列，
DDR时钟速度为200MHZ，控制器使用半速，用户接口phy_clk为100MHZ，local_size=4'h2，local_be=8‘hff,
我一直读请求有效，抓波形发现，local_ready信号会每8个phy_clk周期才有效一次，也就是说8个PHY_CLK,才会出一个数据，
这实际的速度相当于12.5MHz啊，这个也太慢了！！！有什么好的办法吗？

jinj198908

这些数据分布在不同的行上？如果这样的话，那么在写数据的时候就要借助ram，一次缓存多行数据，然后将所要读取的数据写在DDR的同一行。或者在读的时候借助ram缓存多行数据。需要根据ram大小和一次读写的深度合理分配数据在DDR里排列的方式。