SystemVerilog Interface 的复杂应用问题

ICBat-Lancelot · 发表于 2022-7-20 11:21:34

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各位IC大佬们好，       我在学习Systemverilog的过程中遇到了一个关于Interface的复杂应用的问题，具体如下：
      定义Interface 是创建了一些task,  同时定义modport 描述了不同cell的方向。但是，
      1. 如果在modport对应的Module当中调用 Interface中的task会报错，其中提示task没有在modport当中定义。
      2. 我的两个模块当中都要对interface的Output wor status进行赋值，在仿真阶段均报错

以下为我的代码，请各位大佬指导一下小弟！

qsh123_123 · 发表于 2022-7-30 10:26:13

modport块里面没有对status变量的声明，所以不认识这个变量。。在modport的output里面声明一下。
话说你这interface的output的status信号用法有点奇怪，为何不放在interface里面定义为logic，然后在modport里面声明方向呢，就跟其他output信号一样处理就好了。

ICBat-Lancelot · 发表于 2022-7-31 19:29:50

qsh123_123 发表于 2022-7-30 10:26
modport块里面没有对status变量的声明，所以不认识这个变量。。在modport的output里面声明一下。
话说你这i ...

感谢大佬的回复！上述代码基本结构是在一本SystemVerilog教程里面找到的，那请问，如果需要使用interface的类能够调用interface 里面的类，需要怎么调整我的task定义呢？

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