modelsim 门级仿真时序逻辑存在毛刺

磁轨炮

各位大佬，小弟初学FPGA，在门级的仿真的时候遇到了点问题，功能及程序如下：
功能：实现状态机在S0 S1 S2三个状态间来回切换，其中S0 = 0, S1 = 1,S2 =2;



现象：在S1切换为S2状态时也就是1切换到2的时候，state_p存在毛刺如下图


具体代码如下：module SDRAM_CC1(
    input clk,
    input rst_n,
    output [3:0] state_p
);
wire s02s1;
wire s12s2;
wire s22s0;

reg  [3:0] state_c;
reg  [3:0] state_n;



assign state_p = state_c;

parameter S0              = 4'b0000;
parameter S1             = 4'b0001;
parameter S2             = 4'b0010;

assign s02s1             = (state_c ==S0 );
assign s12s2             = (state_c==S1 );
assign s22s0             = (state_c==S2 );



always @(posedge clk or negedge rst_n)begin
    if (!rst_n)begin
        state_c <=S0;
    end
    else begin
        state_c <=state_n;
    end
end

always @(*)begin
        case (state_c)
            S0:begin   
                if (s02s1)begin
                    state_n=S1;
                end
                else begin
                    state_n=state_c;
                end

            end
            S1:begin  
                if (s12s2)begin
                    state_n=S2;
                end
                else begin
                    state_n=state_c;
                end

            end
            S2:begin
                if (s22s0)begin
                    state_n=S0;
                end
                else begin
                    state_n=state_c;
                end

            end
            
        endcase
end


endmodule

请求路过的大神不吝赐教，谢谢

jinj198908

数字电路中多个信号产生竞争冒险不是很正常的事吗？只要不在这个期间去采样数据就行了。
state_p信号从1变为2的过程中，由于state_p[0]及 state_p[1]这2个pin的布线长度不可能完全一致，就必定会出现中间状态0或者3.

MNJR

你是用quartus ii做的吧
quartus ii上面gate level simulation应该是会把门延迟反标回verilog的，所以有这个现象，这是正常的做RTL simulation则不会有这个现象

磁轨炮

MNJR 发表于 2022-6-30 08:29
你是用quartus ii做的吧
quartus ii上面gate level simulation应该是会把门延迟反标回verilog的，所以有这 ...

是的，用的是quartus ii ，“会把门延时反标回verilog”是啥意思？还有如果RTL仿真能不能真实的反映出系统的逻辑，因为我初学FPGA，想着能真实直观的看到系统的时序，RTL是不是因为没有延时导致不能真实的反应系统时序呀？谢谢大神解惑

磁轨炮

巨佬们，求指点

thjan65

在gate level netlist simulation理, 這是正常現象.
因為 clk (port) 到state_p[0]及 state_p[1]  的clock (pin) 的長度不一樣

MNJR

磁轨炮 发表于 2022-6-30 09:09
是的，用的是quartus ii ，“会把门延时反标回verilog”是啥意思？还有如果RTL仿真能不能真实的反映出系 ...

其实我之前说的不太准确。
gate level simulation他会把你的verilog先变成门电路，就是一堆与或非门，门是有延迟的，他仿真的时候会考虑这些延迟。

磁轨炮

jinj198908 发表于 2022-7-1 08:31
数字电路中多个信号产生竞争冒险不是很正常的事吗？只要不在这个期间去采样数据就行了。
state_p信号从1变 ...

请问，当在clk的上升沿的时候会产生竞争冒险，比如在一个always（@postiage clk）里 用到了state_c <=state_n,那么在clk的上升沿会出现竞争冒险，在另外一个always（@postage clk）里我需要用state_c做判断，那么在第一个always块里产生的竞争冒险是不是就影响到第二个always块了？
难道还需要再生成一个滞后的时钟信号，用这个滞后的时钟信号去检测稳定后的state_c吗？

磁轨炮

MNJR 发表于 2022-7-1 08:28
其实我之前说的不太准确。
gate level simulation他会把你的verilog先变成门电路，就是一堆与或非门，门 ...

谢谢大神，仿真的延时是真实存在的吗？比如仿真的时候存在这么多延时，下载到电路板是不是也是这么多的延时？还是说门级仿真产生的延时只是真实情况中的一个子集？

jinj198908

磁轨炮 发表于 2022-7-1 09:37
请问，当在clk的上升沿的时候会产生竞争冒险，比如在一个always（@postiage clk）里 用到了state_c  ...

建议你先学一下数字电路的基础知识，毕竟FPGA属于硬件范畴