关于FPGA向外部芯片提供时钟的问题

rv_1101 · 发表于 2022-6-29 17:41:25

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本帖最后由 rv_1101 于 2023-3-11 19:06 编辑

今天偶然遇到这么一个问题，FPGA需要向外部电路提供一个时钟，首先反应是GC pin(Xilinx)。
但又一想也不太对劲儿，一般都是输入时钟有限制，使用GC pin。输出好像从来没考虑过？
感觉一般几十M输出时钟，好像没啥pin 的限制吧？上百M的应该会有特殊处理吧？
查了资料也没找到相关说明，特来此地像各位大佬取经..

zhsh94 · 发表于 2022-6-30 07:19:35

FPGA输出时钟对引脚没有限制，因为FPGA内部时钟一般都是走全局时钟网络，因此理论上引脚时钟输出没有特殊要求，具体高速信号输出就需要看你的输出信号格式和IObuF的匹配了。

rv_1101 · 发表于 2022-6-30 10:11:41

zhsh94 发表于 2022-6-30 07:19
FPGA输出时钟对引脚没有限制，因为FPGA内部时钟一般都是走全局时钟网络，因此理论上引脚时钟输出没有特殊要 ...

所以就是说时钟从时钟网路上下来，可以随意连接到一般IO输出了？

jxyggg · 发表于 2022-6-30 10:20:45

看FPGA输出的时钟抖动等参数是否满足下游电路的要求吧，其他感觉没啥限制。以前遇到过DCM输出直接驱动下级电路驱动能力不足的情况。

jinj198908 · 发表于 2022-6-30 10:41:39

rv_1101 发表于 2022-6-30 10:11
所以就是说时钟从时钟网路上下来，可以随意连接到一般IO输出了？
...

用能用，但是一般时钟质量不敢恭维

Love24 · 发表于 2022-6-30 14:05:36

低速的可以，几十个Mhz，高速的一般不会用FPGA产生时钟驱动其他芯片。

[解决] 关于FPGA向外部芯片提供时钟的问题

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