时序分析问题

lifan19940301 · 发表于 2022-6-29 11:25:06

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1、假如sdc文件没问题，那么工具自动place的时序应该是整个design各阶段最好的时序吧？（大多数情况）
2、如果place之后，发现时序很不好，作为后端人员如何判断sdc文件的质量，如何分析前端定义指标的合理性？
3、place后的时序不好（只有stdcell，不存在memory和macro等），可能的原因会是？

king-wa · 发表于 2022-6-30 09:20:43

1.对的。2.首先要看critical path是什么原因导致的。3.congestion的可能比较大。

lifan19940301 · 发表于 2022-6-30 09:24:10

king-wa 发表于 2022-6-30 09:20
1.对的。2.首先要看critical path是什么原因导致的。3.congestion的可能比较大。

好滴

matrx · 发表于 2022-7-4 15:25:17

本帖最后由 matrx 于 2022-7-4 15:27 编辑

1、要看各个阶段的约束是否一致，一版综合和place阶段会过约，过约多少也不相同。place阶段也会做时序优化，不一定是最好的时序2、place后时序不好，可能是sdc的问题，也有可能是入口的网表质量就不好

3、只有stand cell，要看下是否逻辑太深，congestion是否严重，是否过约太多

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