請問數位設計 constraint的問題

wasailinla

如下圖及波型
1. MEM 會在clk_div_2 下降緣 delay一段時間後吐出資料DOUT

2. clk_div_2下降緣 到資料穩定 之間的狀態是unknown

3. DFF 在clk上聲緣抓取資料DOUT

以下方波型圖RTL Sim來看

在T=t3時, clk_div_2有下降緣f1, MEM開始輸出DOUT=D2, T=t4時 DFF抓取D2


問題點 Post-sim(APR後) T=t4時 DOUT還沒穩定 導致DFF抓取到 unkown值
這在STA分析有辦法找出timing violation嗎?

請問sdc要如何設置?         

                                                                                               DFF

                                                 ________________                    ____

               _____      clk_div_2       |          MEM          |                   |     |

clk--|----->|div/2|------------------->| CLK           DOUT |-------------->|D   |

      |         -------                          |_______________|                  |     |
      |---------------------------------------------------------------------------->|CK |


RTL Sim                           

                                f1

                          ____        ____

clk_div_2     ____|      |____|      |_____
                   ________   _______   ____

DOUT         x___D1___xx__D2___xx____
                __     __    __     __    __

CK            |  |__|  |__|  |__|  |__|

                 t1    t2     t3     t4




Post-sim

                                    f1

                              ____        ____

clk_div_2         ____|      |____|      |_____
                       ________   _______   ____

DOUT             x___D1___xx__D2___xx____
                __     __    __     __    __

CK            |  |__|  |__|  |__|  |__|

                 t1    t2     t3     t4

jake

In the waveform for RTL sim, clk_div_2 rising edge seems to align with CK rising edge.
In the waveform for Post-sim, clk_div_2 rising edge seems to align with CK falling edge.  In SDC, is the generated clock clk_div_2 defined properly?  Should be something like:
create_generated_clock -name clk_div_2 -source div2_reg/CK -edges {1 3 5} div2_reg/Q

MEM is generally slow.  I would change the design, implement a multicycle path to make it easier to meet timing.