ICC出来的gds不会进行lvs

郑伟 · 发表于 2022-6-23 11:02:08

write_verilog -pg -unconnected_ports -wire_declaration -keep_backslash_before_hiersep -no_physical_only_cells -force_output_references {FDCAP4_9TV50 FDCAP8_9TV50 FDCAP12_9TV50} $export_path/$design_name\_lvs.v
write_stream -format gds -lib_name $lib_name -cells $design_name\_final $export_path/$design_name.gds
这两个命令是我看资料，别人写的lvs网表和gds文件，资料上说是拿这两个做lvs

sp那个地方我读的是lvs库里的subckt文件。

报了这么一个错，大神，这个该怎么弄呀

dengwanyu · 发表于 2022-6-24 16:13:25

用Calibredrv检查一下你的gds，看报错应该是 gds写的有问题。

gumufeng1023 · 发表于 2022-6-28 13:25:31

可能是第二张图片中的“spice file”没有选好，重新选择后试试

郑伟 · 发表于 2022-7-1 14:58:53

dengwanyu 发表于 2022-6-24 16:13
用Calibredrv检查一下你的gds，看报错应该是 gds写的有问题。

大神，我gds就用的上面那个命令，其他的我也没干，是哪错了呢

郑伟 · 发表于 2022-7-1 14:59:45

gumufeng1023 发表于 2022-6-28 13:25
可能是第二张图片中的“spice file”没有选好，重新选择后试试

这个选了，v文件是icc的输出网表，sp就是那个文件

allen_tang · 发表于 2022-7-1 15:32:22

v2lvs转成cdl，calibredrv merge gds

DemoYe · 发表于 2022-7-1 16:04:54

ICC吐出来的gds，cell都是fram view，相当于不全的呀，没有stream in到virtuoso map上子cell的版图，lvs怎么能过呢？

郑伟 · 发表于 2022-7-6 10:20:42

DemoYe 发表于 2022-7-1 16:04
ICC吐出来的gds，cell都是fram view，相当于不全的呀，没有stream in到virtuoso map上子cell的版图，lvs怎 ...

大神，这个步骤怎么弄呢，我在eetop上面悬赏了很多这个问题，但都没有弄出来，各种报错，您能教一下我吗

郑伟 · 发表于 2022-7-6 10:55:29

DemoYe 发表于 2022-7-1 16:04
ICC吐出来的gds，cell都是fram view，相当于不全的呀，没有stream in到virtuoso map上子cell的版图，lvs怎 ...

这个算merge完了吧，可以看到底层cell 但lvs还是报错

[求助] ICC出来的gds不会进行lvs

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