IO的ESD问题

立华奏

各位大佬：
       我们现在项目中（22/28/40nm工艺）, TOP的CORE区域与IO的Power/Ground连线中，直接是用高层金属或者RDL从IO上的PAD拉到我们CORE区域的Power网络上，这么一拉不就相当于把IO给短接了啊，IO本来对ESD的泄放有着很重要的作用，这么做不会有风险吗？
        但是，我们很多项目都这么做了，但是ESD没有出现过问题，有哪位大佬知道这是为什么吗？各位有这么做过吗？

maomao198477

我们很多项目都这么做了 那说明是没有问题的（IO不是有ESD管了？）

立华奏

   

maomao198477 发表于 2022-6-16 14:59
我们很多项目都这么做了 那说明是没有问题的（IO不是有ESD管了？）

IO里面是有ESD device，但是我们直接PAD上拉出去，那么IO还会有作用吗？还是不太理解。。。

ZMOS

   

立华奏 发表于 2022-6-16 15:02
IO里面是有ESD device，但是我们直接PAD上拉出去，那么IO还会有作用吗？还是不太理解。。。
...

IO没被短路呀，低阻抗的ESD泄放通道还在，ESD没问题

andyfan

你把IO和IO的 POWER给混成一谈了，POWER除非特殊定义的POWER DOMAIN，不然本来就是共享的。

ponsai

   

ZMOS 发表于 2022-6-16 16:01
IO没被短路呀，低阻抗的ESD泄放通道还在，ESD没问题

这个答案很准确了。

立华奏

   

andyfan 发表于 2022-6-16 16:22
你把IO和IO的 POWER给混成一谈了，POWER除非特殊定义的POWER DOMAIN，不然本来就是共享的。
...

感谢大佬的解答：
    我的意思是，举个例子，比如我们Core电压是0.9V，我芯片四周也有很多0.9V的IO，正常我们是通过PAD砸孔到IO，再从IO PIN连出去到Core的Power上，但我们又额外从IO的Pad上用高层金属或RDL直接拉到了Core的power上，IO内部有ESD device，那像这种我们的IO内部电路是否相当于被短路了，ESD不会受到影响吗？我们的ESD clamp一般用在了IP的二级防护上。

立华奏

   

ponsai 发表于 2022-6-16 18:16
这个答案很准确了。

现在理解了，感谢各位大佬的解答

liaohero

最好不要，不過因為是power pin 還好些，

立华奏

   

liaohero 发表于 2022-6-21 17:17
最好不要，不過因為是power pin 還好些，

大佬能详细说说你的看法吗？