VCS仿真出现时序违例

zz9868

大家好，不知道大家有没有遇见过在VCS仿真的时候出现时序问题的问题，我的设计在pr和pt阶段都没有问题，但是vcs仿真的时候出现了如下warning，请大家帮忙看看这是怎么回事儿，需要怎么解决呢？

li441262673

首先保证你仿真跑的是对的，sta clean，sdf没问题。然后从报错的reg往前追，看看上一级怎么回事。如果你跑的没问题，那大概率是激励给的不对。

zz9868

li441262673 发表于 2022-6-13 17:31
首先保证你仿真跑的是对的，sta clean，sdf没问题。然后从报错的reg往前追，看看上一级怎么回事。如果你跑 ...

嗯嗯，好的，我检查一下，谢谢您的回复。

thjan65

樓主, 您列出的問題都是FlipFlop  SN<-> CK 或 RN<-> CK.
很容易找原因.

zz9868

thjan65 发表于 2022-6-13 20:18
樓主, 您列出的問題都是FlipFlop  SN CK 或 RN CK.
很容易找原因.

谢谢您的回复，请问可以展开说说吗，我是新手，不太熟练，感谢！

thjan65

以第二行為例. t1 (posedge SN) = 3503346, t2 (posedge CK) = 3503381, 故delta T = 3381-3346 = 35 < 257 (limit)
所以 simulation 顯示violation.
表示 SN 由0-->1, 經過 35 ps 之後 CK由 0-->1. 但 Flip Flop 需要 257. 所以 產生 violation.
請確認SN 由 0-->1 是不是您設計想要結果的, 如果不是, 那可能是 combinational logic 造成的.  
不論是哪一種, 都要解決.

jake

是不是设计中忘了加reset synchronizer，导致removal, recovery violation

li441262673

你先报一下timing，看看有没有问题？

zz9868

thjan65 发表于 2022-6-13 21:34
以第二行為例. t1 (posedge SN) = 3503346, t2 (posedge CK) = 3503381, 故delta T = 3381-3346 = 35 < 257 ...

非常感谢！

zz9868

jake 发表于 2022-6-14 01:23
是不是设计中忘了加reset synchronizer，导致removal, recovery violation

嗯嗯，我仔细检查一下，感谢您的回复。