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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › 跑LVS碰见一个这样的问题
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查看: 1809|回复: 2

[求助] 跑LVS碰见一个这样的问题

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Zel
发表于 2022-5-29 18:03:40 | 显示全部楼层 |阅读模式

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求大佬解惑，是说schematic中的什么有问题呢？但是check电路没有问题
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大江南北
发表于 2022-5-29 20:42:14 来自手机 | 显示全部楼层
网表没有定义那两个器件的subcket，就是器件的terninal,你需要手动加进去
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wozzipiaolin
发表于 2022-5-29 22:45:34 | 显示全部楼层
试试手动添加一个empty.sp文件进去
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