在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2004|回复: 8

[求助] VGA接口RGB通道和HS/VS信号之间skew求助

[复制链接]
发表于 2022-5-19 22:05:32 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
VGA接口,VESA DMT中给定了RGB通道数据和Hsync/Vsync之间的延时,即Front porch及Back porch;但是实际上因为走线及硬件方案等因素,前肩和后肩无法严格满足DMT要求,始终会存在一些skew的;想求助下,这个最终对显示有没有影响,另外这个skew有没有测试标准;
(比如1920*1080p的标准下,Front Porch要求88pixel,但是如果因为一些原因导致的Front Porch是87或者89pixel,会有影响么?)
发表于 2022-5-19 22:29:14 | 显示全部楼层
後端 monitor 內部 CHIP , 應該可以自動處理.
 楼主| 发表于 2022-5-19 22:31:54 | 显示全部楼层


thjan65 发表于 2022-5-19 22:29
後端 monitor 內部 CHIP , 應該可以自動處理.


是否有monitor相关的标准呀?monitor也应该按照VESA协议来做,那monitor怎么做处理呢?感谢答复
发表于 2022-5-21 08:49:42 | 显示全部楼层
以前工作經驗分享, 如果有誤, 請高手指正
VESA 定義 h-sync FP, BP, active, V-syn FP, BP, active , polarity, pixel clock 等.
chip 利用 pixel clock 偵測 hysnc, vsync FP, BP, active, polarity 決定 input mode. 並調整 output PLL clock.
同時以input clock rate 將input R/G/B image 寫入 line buffer.
經過 interpolation/decimation filter.
利用PLL clock 將data 從filter 讀出.
同時利用 output PLL clock 產生 LCD monitor 所需 hsync/vsync/DE. (需搭配LCD panel spec)
最後  經過 LVDS/TMDS/HDMI  transmitter, 送出類比信號.

類比信號, 經由lcd monitor 內部之 receiver 解碼後, 變成R/G/B stream, 經 T-con 產生LCD panel 所需 HCLK, VCLK, ..
, Source/Gate driver 收到hclk, vclk, DE, .. 控制 LCD, 最終顯示在LCD screen 上

 楼主| 发表于 2022-5-21 10:52:29 | 显示全部楼层


thjan65 发表于 2022-5-21 08:49
以前工作經驗分享, 如果有誤, 請高手指正
VESA 定義 h-sync FP, BP, active, V-syn FP, BP, active , polar ...


以前工作經驗分享, 如果有誤, 請高手指正
VESA 定義 h-sync FP, BP, active, V-syn FP, BP, active , polarity, pixel clock 等.
chip 利用 pixel clock 偵測 hysnc, vsync FP, BP, active, polarity 決定 input mode. 並調整 output PLL clock.
同時以input clock rate 將input R/G/B image 寫入 line buffer.----求教,有点疑问,FP已经偏移了,chip怎么找到active数据的第一个有效dot呢?在FP相对RGB数据已经偏移的情况下(比如VESA要求FP是40,但是实际因为各种原因显示器端收到的FP是36),那么严格按照VESA协议解析,不是active image数据就会有丢像素点么?
經過 interpolation/decimation filter.
利用PLL clock 將data 從filter 讀出.
同時利用 output PLL clock 產生 LCD monitor 所需 hsync/vsync/DE. (需搭配LCD panel spec)
最後  經過 LVDS/TMDS/HDMI  transmitter, 送出類比信號.

類比信號, 經由lcd monitor 內部之 receiver 解碼後, 變成R/G/B stream, 經 T-con 產生LCD panel 所需 HCLK, VCLK, ..
, Source/Gate driver 收到hclk, vclk, DE, .. 控制 LCD, 最終顯示在LCD screen 上



发表于 2022-5-21 11:48:08 | 显示全部楼层
1. chip 會自動偵測start point.
2. 但 start point 也可以人工設定.
 楼主| 发表于 2022-5-21 12:42:05 | 显示全部楼层


thjan65 发表于 2022-5-21 11:48
1. chip 會自動偵測start point.
2. 但 start point 也可以人工設定.


所以对于monitor的chip而言,并没有Front porch的约束(不会去看fp是否和VESA保持一致),会自动做调整。
只不过chip经过处理后给LCD monitor的信号,再按照VESA协议送显就行了是么?
非常感谢您的答复
发表于 2022-5-21 17:03:54 | 显示全部楼层


gechangkuan 发表于 2022-5-21 12:42
所以对于monitor的chip而言,并没有Front porch的约束(不会去看fp是否和VESA保持一致),会自动做调整。 ...


我分享的是我在1998年時參與LCD scaler project的經驗. 僅供參考. 另外, 系統端可以在 FP/BP 時, 做一些事.  因為不會顯示在LCD 畫面上, 所以你也不知道底發生了甚麼.
安全地說, FP/BP 不要誤差太大, 應該沒問題.

 楼主| 发表于 2022-5-21 17:18:28 | 显示全部楼层


thjan65 发表于 2022-5-21 17:03
我分享的是我在1998年時參與LCD scaler project的經驗. 僅供參考. 另外, 系統端可以在 FP/BP 時, 做一些 ...


好的,非常感谢您的指导
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 00:04 , Processed in 0.020593 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表