DRC报错，请教解决办法

kingsl · 发表于 2022-5-17 19:22:17

请各位大佬帮忙解决这些DRC错误，附图
错误1.png

jiangrui666 · 发表于 2022-5-17 19:22:18

图1解决方法：Mn包Vn-1(n是比n-1高一个层次，如M3和V2)至少需要0.15u（没指定方向，就是任意方向），增加Mn的面积，直到满足0.15um的约束；图2我没看懂具体的情况；图3是说SN和SP重叠了，调整SN和SP就行了。（半导体物理中有一个杂质补偿的概念解释了为什么不要SN和SP重叠）

kingsl · 发表于 2022-5-17 19:28:57

诚请各位大佬解释并指导解决！！

zhang12232015 · 发表于 2022-5-18 14:49:51

本帖最后由 zhang12232015 于 2022-5-18 14:51 编辑

一般工艺都会自带有一个drc相关的文档说明你这些错该怎么修你可以找找你这看着像是smic的工艺吧找一找那个文档里面很详细

kingsl · 发表于 2022-5-18 16:17:36

zhang12232015 发表于 2022-5-18 14:49
一般工艺都会自带有一个drc相关的文档说明你这些错该怎么修你可以找找你这看着像是smic的工艺吧找一找那 ...

谢谢！我马上看看。

kingsl · 发表于 2022-5-18 21:33:56

jiangrui666 发表于 2022-5-18 21:07
图1解决方法：Mn包Vn-1(n是比n-1高一个层次，如M3和V2)至少需要0.15u（没指定方向，就是任意方向），增加Mn ...

谢谢大佬！您的解释很清楚，但是我查看了这个通孔，他是M2 TM1 V2 这个让我很迷茫。我试过了将M2 TM1都距离V2 超过0.15um 都不对

kingsl · 发表于 2022-5-18 21:36:29

kingsl 发表于 2022-5-18 21:33
谢谢大佬！您的解释很清楚，但是我查看了这个通孔，他是M2 TM1 V2 这个让我很迷茫。我试过了将M2 TM1 ...

kingsl · 发表于 2022-5-18 22:06:46

jiangrui666 发表于 2022-5-18 21:07
图1解决方法：Mn包Vn-1(n是比n-1高一个层次，如M3和V2)至少需要0.15u（没指定方向，就是任意方向），增加Mn ...

我想了一下，有可能是我导入的时候map文件不对，个人觉得将图中所有的TM1层全部换成M3 问题一应该能解决所以直接换层有快捷方法吗?

jiangrui666 · 发表于 2022-5-18 22:36:48

kingsl 发表于 2022-5-18 22:06
我想了一下，有可能是我导入的时候map文件不对，个人觉得将图中所有的TM1层全部换成M3 问题一应该能解决 ...

我之前没用过，不知道呢

kingsl · 发表于 2022-5-18 22:57:13

jiangrui666 发表于 2022-5-18 22:36
我之前没用过，不知道呢

virtuoso能只选中一层而不选中其它层吗？

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