咨询一下图片中时钟的逻辑表达式

jcxwzy

如图，下图中的时钟关系能否用一个逻辑表达式将其表达出来？

比如第一个时钟与第二个时钟的关系，第二个与第三个的关系；

Love24

后两个时钟是第一个时钟下做了2分频，并且做了门控。

ashish

Is his what you are looking for?

1. module clocks(// Outputs
   
2.               ck0, ck2,
   
3.               // Inputs
   
4.               clk, rst_n
   
5.               );
   
6.    input clk, rst_n;
   
7.    output ck0,ck2;
   
8.    reg    ckby2;
   
9.    reg    sel;
   
10.    
    
11.    reg [3:0] count;
    
12.    assign ck0 = ~sel ? ckby2 : 1'b0;
    
13.    assign ck2 = sel ? ckby2 : 1'b0;
    
14.    always @(posedge clk or negedge rst_n)
    
15.      if (!rst_n) begin
    
16.         count <= 0;
    
17.         ckby2 <= 0;
    
18.         sel <= 0;
    
19.      end else begin
    
20.         ckby2 <= ~ckby2;
    
21.         count <= count+ckby2;
    
22.         if (ckby2 & &count) sel <= ~sel;
    
23.      end
    
24. endmodule // clocks
    
25. 
    
26. module test();
    
27.    reg clk;  
    
28.    reg rst_n;
    
29.    wire ck0;  
    
30.    wire ck2;  
    
31. 
    
32. clocks clocks(// Outputs
    
33.               .ck0 (ck0),
    
34.               .ck2 (ck2),
    
35.               // Inputs
    
36.               .clk (clk),
    
37.               .rst_n (rst_n));
    
38.    initial begin
    
39.       clk =0;
    
40.       rst_n =0;
    
41.       #33 rst_n =1;
    
42.       repeat(100) @(posedge clk);
    
43.       $finish;
    
44.    end
    
45.    always #5clk = ~clk;
    
46.    
    
47. endmodule // test
    
48. 
    

复制代码

jcxwzy

Love24 发表于 2022-5-10 15:16
后两个时钟是第一个时钟下做了2分频，并且做了门控。

好的，多谢；

jcxwzy

ashish 发表于 2022-5-10 18:36
Is his what you are looking for?

这个可能是verilog 的形式，我参考下；