关于Xilinx DDR IP的一些疑问

yuanqidefeng

         各位好，咨询一个关于DDR的问题。我的平台是ZCU106，它的DDR总共是64bit位宽，能支持最大的核心频率是1200M，比率是4:1，那么我的IP核输出的用户为300M。这样的话，用户数据位宽为512bit。因为，1200 x 2 x 64bit = 300 x 512bit。如图所示:

我的问题就是，这个512bit为什么会是可配置的？不应该是固定的吗？我实测出来，当我把512改成256或者128，功能都能正常，这是为什么呢？
如果我把512bit改成了256bit，是会有什么影响吗？

flyger

那是axi总线协议的位宽  不是你ddr的位宽

yuanqidefeng

flyger 发表于 2022-5-10 09:28
那是axi总线协议的位宽  不是你ddr的位宽

谢谢回复，照您这么说，1200 x 2 x 64bit = 300 x 512bit这个等式压根不存在是吗？那如果这样，512bit改成256bit的话，会影响DDR传输效率吗？

y23angchen

IP 里面 好像有一个axi downsize upsize 的转换模块。 将axi bus width 转换成 内部需要的axi bus 宽度。   最终到DDR 内部的 internal bus 的位宽一般 =  DQ width * 2 * DDR burst length = 64bit x 2 x 8= 1024 bit。

至于是否影响性能，取决于这 controller 的调度能力， 理论带宽是 1200 x 2 x 64 bit。  但是因为存在 read latency， write latency ，实际性能一般不能达到这个值。

你的axi 总线 带宽 如果比这个值小太少， 当然是喂不饱 DDR，造成DDR 空闲。   建议axi 总线带宽和 这个值接近或者 稍大， 当DDR 处理不过来的时候，会将 内部 bus  stall 同时 导致 awready/arready  de-asssert.  

yuanqidefeng

y23angchen 发表于 2022-5-10 09:58
IP 里面 好像有一个axi downsize upsize 的转换模块。 将axi bus width 转换成 内部需要的axi bus 宽度。   ...

谢谢回复，请问下“你的axi 总线 带宽 如果比这个值小太少……”，这个AXI总线带宽是300 x 512bit，这个值你指的是啥？是“ DQ width * 2 * DDR burst length = 64bit x 2 x 8= 1024 bit”还是“1200 x 2 x 64 bit”？
还有简单说一下我发帖的原因，主要是在调试一个功能。视频源输入数据写入DDR，然后在读出来显示。写入的数据是300M x 128bit，读出的数据也是300M x 128bit,DDR用的是AXI的模式，但是AXI数据是300M x 512bit,感觉位宽太大，影响了读写效率。所以才把512bit改成了128bit,这是否合理呢？
当然，无论是512bit还是128bit，功能都正常。

yuanqidefeng

防止贴子下沉

wangque1020

AXI总线时钟会相应需要做调整，你的等式才会成立