带隙基准的电源抑制比

wyouc · 发表于 2022-5-9 12:33:29

最近在做一个带隙基准，一开始仿电源抑制比仿的是运放的，电源抑制比是-53db，后面用仿带隙的方法仿，仿出来时-90db。这个-90db在数值上对不对。

敬山一休 · 发表于 2022-5-9 12:33:30

这个抑制比挺大的了，看你的仿真方法，我是电源使用vdc dc=vcc ac=1 probe vdb(vref)这样测得，如果仿真方法没问题那应该就是对的

wyouc · 发表于 2022-5-9 13:53:02

敬山一休发表于 2022-5-9 13:51
这个抑制比挺大的了，看你的仿真方法，我是电源使用vdc dc=vcc ac=1 probe vdb(vref)这样测得，如果仿真方 ...

我的仿真方法不对，-90是只加了交流1V，如果加了直流，就只有-40db了

敬山一休 · 发表于 2022-5-9 14:32:39

wyouc 发表于 2022-5-9 13:53
我的仿真方法不对，-90是只加了交流1V，如果加了直流，就只有-40db了

原来如此

wyouc · 发表于 2022-5-9 14:38:54

敬山一休发表于 2022-5-9 14:32
原来如此

那请问一下，我的波形在高频的时候变成正值了，这要怎么优化

敬山一休 · 发表于 2022-5-9 14:53:44

是这个样子的，电路工作环境决定了你的电源抑制比在高平时候电源抑制比是否可以变小，但是对于你这种变正的情况建议要做一下调整，如果你的pmos电流镜不是共源共栅结构，建议可以采用共源共栅结构，可以提高电源抑制比

restar · 发表于 2022-5-11 16:32:16

psrr和电路结构关系比较大，建议cascode

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