FPGA的aixs技术问题求教

河在路边走 · 发表于 2022-5-5 14:51:20

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如题，像这种AX14-Stream Register Slice和AXI4-Stream Register Slice连接在一次有什么作用吗，为什么要这样接，没有找到参考

leonqin · 发表于 2022-9-10 18:28:58

减少关键路径的延时，提高fmax。
像fifo输出这种端口，经常是内部ram直接输出，延迟比较大

河在路边走 · 发表于 2022-10-18 09:54:56

leonqin 发表于 2022-9-10 18:28
减少关键路径的延时，提高fmax。
像fifo输出这种端口，经常是内部ram直接输出，延迟比较大 ...

谢谢

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