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查看: 2838|回复: 6

[求助] modelsim 前仿波形中的毛刺

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发表于 2022-4-29 15:39:54 | 显示全部楼层 |阅读模式
100资产
    在进行一个设计的行为级仿真时,波形展开发现存在如下图所示的毛刺波形,通过 modelsim 的 Dataflow 进行信号追踪还是理不出这一波形产生的原因,也不知道如何解决,因此想请教各位大佬可能导致这种情况的原因是啥?如何解决?是否会对之后的综合和时序分析产生影响?
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怀疑是组合逻辑毛刺,组合逻辑的多个输入同时变化时会产生,在波形上看,毛刺的宽度应该是无限接近0。 modelsim没用过,应该是有控制选项,控制是否在波形中显示这些毛刺。 如果这个信号是作为时钟和复位用的,毛刺是有害的,会引起误动作,一定要处理,比如寄存器输出,或者控制输入不要同时变化。 如果这个信号是作为数据使用的,并且采样的时钟与信号产生的时钟是同步的,整体是同步逻辑,则不需要处理,只要最后的STA满足就没 ...
发表于 2022-4-29 15:39:55 | 显示全部楼层
怀疑是组合逻辑毛刺,组合逻辑的多个输入同时变化时会产生,在波形上看,毛刺的宽度应该是无限接近0。
modelsim没用过,应该是有控制选项,控制是否在波形中显示这些毛刺。
如果这个信号是作为时钟和复位用的,毛刺是有害的,会引起误动作,一定要处理,比如寄存器输出,或者控制输入不要同时变化。
如果这个信号是作为数据使用的,并且采样的时钟与信号产生的时钟是同步的,整体是同步逻辑,则不需要处理,只要最后的STA满足就没啥问题。
如果这个信号是作为数据使用的,但采样的时钟与信号产生的时钟是异步的,这个就要看情况了,毛刺可能会被采样,是否有影响就要看具体的设计了。
发表于 2022-4-29 15:42:34 | 显示全部楼层
贴代码
 楼主| 发表于 2022-4-29 15:54:37 | 显示全部楼层


具体代码可能并不是很方便贴出来,只是想了解一下各位大佬是否在仿真过程中也出现了这种情况,以及是否需要采取措施消除这一异常现象
发表于 2022-4-30 10:01:05 | 显示全部楼层
先用SPYGLASS之类工具检查代码,怕你的代码仿真结果跟实际综合后的网表行为有差异。以及时钟复位的处理存不存在风险。
放大了看,确认下毛刺有没有宽度,有的话,估计是人为加了DELAY,没有的话,那就是工具本身会显示这种组合逻辑的毛刺,自己可以分析代码。自己给出猜想然后修改代码求证。可能存在阻塞和非阻赛的问题。
发表于 2022-4-30 14:52:50 | 显示全部楼层
本帖最后由 thjan65 于 2022-4-30 14:55 编辑

如果RTL 無誤, 應該是combinational logic 造成.
APR之後的post sim 才會準確.
如果不影響function, 可以dont care. 但如果影響了, 必須找出root cause, 並於以消除.

 楼主| 发表于 2022-5-4 11:17:35 | 显示全部楼层
感谢各位大佬~
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