模9计数器实现简单的9分频计数器，占空比为5/9

come_on_sn

但是功能仿真一直提示counter_9 值不确定，有没有大佬知道这是什么原因造成的呢？

module top_temp(
     clk,
     rst,
     rd_clk,
     wr_clk
);

input clk;
input rst;
output reg rd_clk;
output reg wr_clk;

reg [4:0] counter_9;

always @ ( posedge clk )
begin
if( rst || counter_10==4'b1001)
    counter_10 <= 4'b0000;
else
    counter_10 <= counter_10+1;
end

always @ ( posedge clk )
begin
if( rst || counter_9==4'b1000)
    counter_9 <= 4'b0000;
else
    counter_9 <= counter_9+1;
end  


//div9 rd_clk
always @ ( posedge clk )
begin
if( rst ) begin
rd_clk <= 1'b0;
end
else begin
case(counter_9)
    4'd0 : rd_clk <= 1'b0;
    4'd1 : rd_clk <= 1'b0;
    4'd2 : rd_clk <= 1'b0;
    4'd3 : rd_clk <= 1'b0;
    4'd4 : rd_clk <= 1'b1;
    4'd5 : rd_clk <= 1'b1;
    4'd6 : rd_clk <= 1'b1;
    4'd7 : rd_clk <= 1'b1;
    4'd8 : rd_clk <= 1'b1;
default : rd_clk <= 1'b0;
endcase
end
end

ashish

1. module top_temp(
   
2.                 clk,
   
3.                 rst,
   
4.                 rd_clk,
   
5.                 wr_clk
   
6.                 );
   
7. 
   
8.    input clk;
   
9.    input rst;
   
10.    output reg rd_clk;
    
11.    output reg wr_clk;
    
12. 
    
13.    reg [3:0]  counter_9;
    
14.    reg [3:0]  counter_10;
    
15.   
    
16.    always [url=home.php?mod=space&uid=1769321]@[/url] ( posedge clk ) begin
    
17.       if( rst || counter_10==4'b1001)
    
18.         counter_10 <= 4'b0000;
    
19.       else
    
20.         counter_10 <= counter_10+1;
    
21.    end
    
22. 
    
23.    always @ ( posedge clk ) begin
    
24.       if( rst || counter_9==4'b1000)
    
25.         counter_9 <= 4'b0000;
    
26.       else
    
27.         counter_9 <= counter_9 +1;
    
28.    end  
    
29. 
    
30.    //div9 rd_clk
    
31.    always @ ( posedge clk ) begin
    
32.       if ( rst ) begin
    
33.          rd_clk <= 1'b0;
    
34.       end
    
35.       else begin
    
36.          case(counter_9)
    
37.            4'd0 : rd_clk <= 1'b0;
    
38.            4'd1 : rd_clk <= 1'b0;
    
39.            4'd2 : rd_clk <= 1'b0;
    
40.            4'd3 : rd_clk <= 1'b0;
    
41.            4'd4 : rd_clk <= 1'b1;
    
42.            4'd5 : rd_clk <= 1'b1;
    
43.            4'd6 : rd_clk <= 1'b1;
    
44.            4'd7 : rd_clk <= 1'b1;
    
45.            4'd8 : rd_clk <= 1'b1;
    
46.            default : rd_clk <= 1'b0;
    
47.          endcase
    
48.       end // else: !if( rst )
    
49.    end // always @ ( posedge clk )
    
50. endmodule // top_temp
    
51. 
    
52. module test();
    
53.    reg clk,rst;
    
54.    wire rd_clk;
    
55.    wire wr_clk;
    
56. 
    
57.    top_temp top_temp(// Outputs
    
58.                      .rd_clk            (rd_clk),
    
59.                      .wr_clk            (wr_clk),
    
60.                      // Inputs
    
61.                      .clk               (clk),
    
62.                      .rst               (rst));
    
63.    initial begin
    
64.       clk =0;
    
65.       rst=1;
    
66.       #33 rst=0;
    
67.       #500 $finish;
    
68.    end
    
69.    always #5 clk = ~clk;
    
70.    
    
71. endmodule // test
    
72. 
    

复制代码

Works OK!

come_on_sn

ashish 发表于 2022-4-5 02:15
Works OK!

感谢感谢！