求教，后端timing分析可以分析两个异步时钟的时序吗

舞动青春 · 发表于 2022-3-18 17:27:56

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场景如下：
clock1和clock2的源时钟都是来自clock_row，只不过clock1和clock2是clock_row的数字分频。
在后端实现过程中clock1和clock2设置成了异步时钟域。
请问在后端完成物理实现，吐出网表和抽取RC之后，可以在PT工具中，更改约束，把clock1和clock2设置同步时钟域，然后再报出clock1和clock2之间的timing问题吗？
感谢大佬们解答！

lzqxiang · 发表于 2022-3-18 17:51:49

可以，把clock1和clock2写到一个clock_group里

舞动青春 · 发表于 2022-3-19 10:41:58

lzqxiang 发表于 2022-3-18 17:51
可以，把clock1和clock2写到一个clock_group里

感谢

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[讨论] 求教，后端timing分析可以分析两个异步时钟的时序吗

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