Verilog tb串行输入1bit信号，遇到语法错误

come_on_sn

完成功能：依次输入ASCII码的8bit信号，送给uart接收机；
错误：initial begin
          end附近提示 Verilog2000 keyword end used in correct context

请问各位大神应该怎么解决呢？万分感谢~


代码如下：
`timescale 1us / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Description: 对uart接收机功能仿真
//////////////////////////////////////////////////////////////////////////////////

module tb_uart_rx();

        reg  clk, reset;
                  reg  rx_serial_in;      //1bit
                  reg  [7:0] rx_data_out;
                  reg  [7:0] uart_data;

        initial begin
           rx_serial_in = 1'b1;   //初始状态表示空闲
           clk = 1'b0;
        end
        always #0.005 clk <= ~clk;   //100M时钟

                  //reset                 
                   initial begin
                          reset = 1'b1;
                          #10 reset = 1'b0;  //10us
                  end
                  
////////////串行输入3个ASCII码/////////////
/////0x65—'0110_0101'
/////0x6e—'0110_1110'
/////0x9c—'1001_1100'

        parameter clk_period = 26.0417;           //bit周期 1/38.4K

        /////////传第一个ASCII码
        initial begin
           uart_data = 8'b0110_0101;
        #300   
           rx_serial_in = 1'b0;                        //起始位'0'
        #clk_period
        
        rx_serial_in = uart_data[0]; #clk_period        //每1bit持续1个周期
        rx_serial_in = uart_data[1]; #clk_period        
        rx_serial_in = uart_data[2]; #clk_period        
        rx_serial_in = uart_data[3]; #clk_period
        rx_serial_in = uart_data[4]; #clk_period        
        rx_serial_in = uart_data[5]; #clk_period        
        rx_serial_in = uart_data[6]; #clk_period
        rx_serial_in = uart_data[7]; #clk_period

        rx_serial_in = 1'b1;   
        #clk_period                                //终止位'1'
    end

    #300
    initial begin
           uart_data = 8'b0110_1110;
        rx_serial_in = 1'b0;                                //起始位
        #clk_period

        rx_serial_in = uart_data[0]; #clk_period        //每1bit持续1个周期
        rx_serial_in = uart_data[1]; #clk_period        
        rx_serial_in = uart_data[2]; #clk_period        
        rx_serial_in = uart_data[3]; #clk_period
        rx_serial_in = uart_data[4]; #clk_period        
        rx_serial_in = uart_data[5]; #clk_period        
        rx_serial_in = uart_data[6]; #clk_period
        rx_serial_in = uart_data[7]; #clk_period

        rx_serial_in = 1'b1; #clk_period                                //终止位'1'
        
        end

endmodule

zzj0329

#clk_period                                //终止位'1'
    end

少分号？

come_on_sn

   

zzj0329 发表于 2022-3-8 12:15
#clk_period                                //终止位'1'
    end

谢谢，确实是这个原因。

因为上面的代码#clk_period后面都没有分号，所以我以为end前面的#clk_period，也没有分号