sah_ideal

小师同学

求助:图一是我搭的sah_ideal的testbench
       图二是sah_ideal的veriloga(里面说了vtrans_clk设置为2.5）
       图三是我仿真结果
采保信号的工作原理是：vclk>vtrans_clk则采样；vclk<vtrans_clk则保持
我给vtrans_clk为2.5；vclk为3V的脉冲信号。
但是我仿真结果显示一个周期内，vout一直处在hold阶段。没有看见采样的阶段啊，结果就是vclk信号上升边沿采一个值，然后hold一个周期。周而复始。

魔陈公仔

？？？
代码不是很清楚吗？只要v(vclk)的电压值大于vtrans_clk，就执行一次语句，把输入值给输出。

并不是你理解的，高电平采样，低电平保持这种。。。

小师同学

懂了。cross函数是指当上升沿（1.0）时，vclk-vtrans_clk=0的时候，输入幅值给输出一次。
也就是上升沿的瞬间，采样，然后保持一个周期。
注意vclk的VDD设置成vtrans_clk=2.5