求助：TDC仿真和测试时如何评估INL性能

hustjzr

各位大佬好，我在SMIC 40nm工艺设计了一款6ps的延时链TDC，在评估INL性能的时候遇到了2个问题：我目前主要参考的是2019年JSSC的liu hanli的架构，但是没有采用TA，TDC我选择的是muti-path delay line结构（2020年ISCAS），结合SAFF，可以达到后仿真6ps分辨率


图1.目前采用的TDC结构（参照的JSSC 2019架构，只不过我没有采用TA）

图2.JSSC 2019中TDC的实测性能
（1）在仿真阶段，仿真INL性能时，我是通过caculate的cross函数读出一族TDC输出延时信号的上升沿的过零点，然后在excel中进行数据后处理得到INL性能，但是感觉这种误差比较大，而且容易受spectre仿真精度的影响，不知有没有更加科学精确的方法？例如借助频谱的分析方法？
（2）在仿真阶段，仿真TDC量化噪声时，阅读的论文中暂时没有关于TDC的量化噪声仿真方法的介绍，我是按照类似ADC的testbench，用verilog-A构造一个上升沿时间差随时间正弦变化的2路输入时钟，送给TDC，然后将TDC的输出量化结果乘以分辨率还原成时间差，与我此时veilog-A输出的时间差做差，得到了量化误差，然后用matlab对量化误差做FFT，去看频谱，认为是TDC的量化噪声，但是这个会随着spectre仿真精度而变化，不知道我这样构建的tb是否合理，请问大家有更好的评估方法吗？
（3）在测试阶段，TDC后仿的分频率是6ps，如果要将TDC单独做测试（INL或者量化噪声性能），需要仪器输入6ps-60ps的时间差，貌似没有仪器可以实现如此小的时间差，但是我看论文中有TDC的实测结果，目前在这里比较疑惑，希望大佬能给点建议

zdl1986

看看paper

IOBZ4U

顶一个，我TDC部分是用环振+插值的方法做的，目前刚把TDC搭完，学习一下

hustjzr

顶一下

knockknock

For the test of TDC resolution, a time sweeping input was generated by two clock signals with a small difference in frequency. Since the measurement of sub-exponent TDC is significantly affected by the jitter in two input clocks, more than 400 cycles of time-swept TDC outputs were collected with a logic analyzer. By measuring the cumulative code count, the transfer curve was obtained with noise averaged out.