at speed 测试，为什么有时需要OCC 提供4个capture cycle？

jasminexlj · 发表于 2022-5-17 19:22:52

lizhihao1225 发表于 2022-3-31 10:25
为什么stuck-at只需要一个capture cycle 而at-apeed要两个

这是由fault model决定的，sa的fault是静态的固定0或者1，只需要shift特定值，然后cap判断是否得到预期值就能测试特定点fault，tr是测试信号翻转快慢是否符合要求的，需要构造信号翻转，并且测试该翻转，所以两拍cap，第一次是一个电平，第二次构造翻转，然后测试

HeNGBB · 发表于 2022-9-13 10:13:19

Stuck-at测试通常需要高覆盖率，而往往memory的shadow logic比较难覆盖影响覆盖率
所以引入RAM-SEQ Pattern可以增强memory shadow logic的覆盖，RAM-SEQ需要4拍时钟才能完成memory的读写
普通的OCC通常支持4拍的时钟pulse以支持RAM-SEQ Pattern的生成，
作为对比mini-occ后面的逻辑不会有memory，mini-occ的结构最多仅会生成两拍时钟pulse
对于Transition（at-speed测试），往往仅需要2拍时钟pulse（launch时钟&capture时钟）
Transition覆盖率要求比Stuak-at低，不需要生成RAM-SEQ也满足需要，没有必要增加测试成本
当然Transition测试也是支持生成4拍时钟来测试

RayCing · 发表于 2022-9-21 16:51:57

HeNGBB 发表于 2022-9-13 10:13
Stuck-at测试通常需要高覆盖率，而往往memory的shadow logic比较难覆盖影响覆盖率
所以引入RAM-SEQ Pattern ...

学习了，感谢回复

LiaKa0176 · 发表于 2022-9-22 10:55:46

有些FF没上chain

Vesolmi · 发表于 2023-7-25 11:00:53

感谢分享

rvisk · 发表于 2023-7-25 14:38:57

大佬很多学习了

tianzeli · 发表于 2025-1-7 16:31:43

您好，大佬我想请问一下。在AT SPEED 测试期间，OCC的FAST CLK比SLOW CLK还低。比如FAST CLK=8Mhz .SLOW CLK=24Mhz。这种情况下AT SPEED SCAN可以做下去么

RayCing · 发表于 2025-1-8 09:59:09

tianzeli 发表于 2025-1-7 16:31
您好，大佬我想请问一下。在AT SPEED 测试期间，OCC的FAST CLK比SLOW CLK还低。比如FAST CLK=8Mhz .SLOW CL ...

做下去是没问题的，我的理解是OCC不care clock频率大小。

tianzeli · 发表于 2025-1-9 09:58:27

RayCing 发表于 2025-1-8 09:59
做下去是没问题的，我的理解是OCC不care clock频率大小。

好的感谢大佬，我们内部时钟大多数都处于高频时钟。只有单独的几个模块时钟是处于比SLOW CLK还低。继续做下去，在AC SCAN CAP 期间FAST CLK的频率比SLOW CLK低，这种情况下OCC的脉冲还能正常输出么。为了保证ATPG推导能够推导出正确的pattern,这些单独的低频模块需要什么特别的处理么

RayCing · 发表于 2025-1-10 10:05:59

tianzeli 发表于 2025-1-9 09:58
好的感谢大佬，我们内部时钟大多数都处于高频时钟。只有单独的几个模块时钟是处于比SLOW CLK还低。继续做 ...

我的建议是ATPG推少量pattern，然后仿真拉波形看看。如果一切顺利，自然就不用处理。

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