STA之关于静态时序分析STA的切入点及方法(上)

兔子IC

今天突然又看到以下内容，经典的东西，确实会帮助很多人，share下，为了更清晰，方便理解，我加了注解在每行的括号中，如果我说的你都能理解，我想你应该已经是一个senior以上的数字后端designer了

1.大的延迟和大的转换时间(High fanout & Large transition)

当发现slack为负时，要检查线网上有没有很大的延迟和很大转换时间，如果有那么可能是以下原因引起的：

a：高扇出，我们在综合和PR的place阶段都会解data的high fanout问题，fanout太多会有什么问题?会有EM和tran问题，进而引起timing问题

b：long nets：长连线--需要插入buffer来解决较长的连线，长线问题一定要引起重视，可以写一个脚本来check报出所有长线，这样tape out才放心

c：low strength cells：cells which may not have been replaced because these are labeled as dont touch in the design.（可能是因为这个小驱动的cell有dont touch属性，导致工具优化时，没有做size up）

d：memory path：paths that typically fail due to large setup times on memory inputs and large output delays on memory outputs.

这里说的就是mem2reg的timing path，那么问题来了，在实际项目中，如果有此时有mem2reg的timing violation，你想怎么去解决这种timing violation呢？手动，工具？写脚本？欢迎留言讨论

2.多周期路径问题

For a multicycle N setup specification, it is common to see the corresponding multicycle N-1 hold specification missing. Consequently, this can cause

a large number of unnecessary delay cells to get inserted when a tool is fixing the hold violations.

这里一定要注意，写SDC，或者拿到前端的SDC时，一定要去double check，检查hold到时用哪个沿来查，很多新SDC写手，其实SDC的水平可能还不如你！另外多周期也会有也会影响test corverage

3.路径没有优化好

STA违例可能出现在没有优化的路径，可通过检查数据路径来检查这种情形。单元是否有很大延迟？net delay是不是过大，tran/cap是不是过大？可不可以手动优化这些数据路径？

去check单元是不是被dont use 或dont touch，data path没有优化好，这种原因就非常非常多了，比如FP的问题，约束的问题，要不要加guide,设置group path,要不要改设计？需不需要换MEM？

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兔子IC

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立华奏

Mark，期待后续继续分享

NANHU_BRUCE

好东西，谢谢分享！