毕设卡住了想请教各位有关fpga&asic有关的问题

lovenagasawa

大家好，
我是微电子专业的研究生，目前在做毕设，要把一个riscv处理器和NVDLA深度学习加速器项目移植到cadence protium s1（基于fpga的原型平台）上面。这个项目来源于chipyard或者esp。可以在xilinx vc707或者vcu118上面运行，这也意味着项目用到了xilinx的ip核，比如说内存控制器。我在移植项目的过程中发现xilinx的ip核好像没法移植到protium s1上面。尽管protium s1使用了xilinx的fpga，但是cadence有自己的workflow，elab和compile不会用到vivado。想请教各位，在做asic soc设计的时候，如果需要内存控制器（一端是axi4，另一端是ddr接口的那种）该如何解决？如果恰好碰到有用过protium s1的前辈也请不吝赐教一些关于protium s1的知识。万分感谢！

追风鱼

同问同问

jy040208

x家不是带了支持AXI接口的DDR控制器吗？MIG
但你的帖子意思是MIG不能直接放在protium上？如果自己能实现RTL级别的axi到ddr controller你应该不用做毕设了
我感觉任何sdram的phy都非常复杂，我记得看spec ddr状态机就好几页
那就直接找c家的技术支持（感觉存储器接口这么常用的功能应该会开放给user吧）呗，或者你去x家技术论坛（记得是英文论坛）发帖问一下

lovenagasawa

   

jy040208 发表于 2022-1-29 23:10
x家不是带了支持AXI接口的DDR控制器吗？MIG
但你的帖子意思是MIG不能直接放在protium上？如果自己能实现RTL ...

我问过一次。得出的结论是人家不支持cadence的工作流。cadence也提供了DRAM的ip核。一端是类似Xilinx BRAM的那种接口，另一端是DDR接口。这就意味着我需要一个AXI2BRAM bridge，这种东西开源的很难找到合适的。

smarthb

lz自己写一个bridge吧

lovenagasawa

问题解决了 cadence提供了一个axi2sram bridge 。sram接口会接到一个wrapper。 wrapper里面是cadence的ddr ip核

jy040208

   

lovenagasawa 发表于 2022-2-9 01:05
问题解决了 cadence提供了一个axi2sram bridge 。sram接口会接到一个wrapper。 wrapper里面是cadence的ddr  ...

祝毕设进展一泻千里