请问下大家，工程实践中亚稳态是不是通常发生在跳变沿对齐

come_on_sn · 发表于 2022-1-21 11:19:14

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具体来说是，
数据跳变沿和时钟跳变沿对齐，导致建立时间和保持时间不满足要求，从而可能导致亚稳态。
不知道我的理解对不对

国际米兰 · 发表于 2022-1-21 14:45:24

个人理解
基本是这个意思
不过没法严格到一个精确的沿，而是宽度很小的时间窗口

come_on_sn · 发表于 2022-1-22 10:40:13

国际米兰发表于 2022-1-21 14:45
个人理解
基本是这个意思
不过没法严格到一个精确的沿，而是宽度很小的时间窗口 ...

嗯嗯，感谢解惑！

确实原理和实际上是有出入的，还想问下，这个宽度很小的时间窗口有什么办法知道具体数值呢？
主要是想设置亚稳态实验，然后观测现象，并用一定的方法消除

knight197667 · 发表于 2022-1-22 11:38:36

亚稳态只有在信号跳变时才能发生

国际米兰 · 发表于 2022-1-22 12:19:23

come_on_sn 发表于 2022-1-22 10:40
嗯嗯，感谢解惑！

确实原理和实际上是有出入的，还想问下，这个宽度很小的时间窗口有什么办法知道具体数 ...

个人理解
对于触发器来说，这个时间窗口一般就是setup和hold所界定的一段时间，具体值要看工艺厂商提供

come_on_sn · 发表于 2022-2-16 21:39:22

knight197667 发表于 2022-1-22 11:38
亚稳态只有在信号跳变时才能发生

有什么方法可以观测到亚稳态现象吗？只能上板测试，比如用ILA核来观测？

innovation · 发表于 2022-2-16 22:57:56

come_on_sn 发表于 2022-2-16 21:39
有什么方法可以观测到亚稳态现象吗？只能上板测试，比如用ILA核来观测？ ...

可以看看这个文件，我没具体实施过，你自己研究。

xapp094_Metastable Recovery in Virtex-II Pro FPGAs.pdf (495.24 KB, 下载次数: 2 )

触发器的采样窗口时间，我只记得xilinx很早的数据手册提供，比如spartan-3an在老版本的手册中写过，印象中是几百ps，结果，xilinx在新版手册中改成了这样：

Love24 · 发表于 2022-2-22 11:31:56

差不多这个意思，亚稳态说白了就是时钟采样时，如果时钟沿与信号的跳变沿非常靠近时，由于没有做良好的同步处理，导致建立时间或者保持时间没满足要求，所以采样时可能采样到沿左侧，也可能采样到右侧，这种不确定的状态就是亚稳态。

come_on_sn · 发表于 2022-7-26 09:59:22

innovation 发表于 2022-2-16 22:57
可以看看这个文件，我没具体实施过，你自己研究。

哦哦，看起来是不方便提供具体数值了，只有模糊的单位

[求助] 请问下大家，工程实践中亚稳态是不是通常发生在跳变沿对齐

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