一个glitch free clock mux 的时序约束问题

peacepark · 发表于 2022-1-20 23:27:34

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如图，是一个glitch free clock mux 的电路图，我尝试着写了一个sdc约束，但是不确定写的是否完整正确，还请大神指教。
下面是sdc约束：

create_clock -period 8 -name clk0 [get_ports clk0]
create_clock -period 10 -name clk1 [get_ports clk1]

create_generated_clock -name clk_mid0 -divide_by 1 -source clk0 [get_pins AND0/Y ]
create_generated_clock -name clk_mid1 -divide_by 1 -source clk1 [get_pins AND1/Y ]

create_generated_clock -name outclock0 -divide_by 1 -source clk_mid0 [get_pins OR/Y ]
create_generated_clock -name outclock1 -divide_by 1 -source clk_mid1 [get_pins OR/Y ] -add

hiee · 发表于 2022-1-21 00:56:43

你后面又定义那么一串的generated clock目的何在，没啥意义

peacepark · 发表于 2022-1-21 16:26:23

hiee 发表于 2022-1-21 00:56
你后面又定义那么一串的generated clock目的何在，没啥意义

只需要约束最后的outclock那里吗？

jake · 发表于 2022-1-22 04:34:29

peacepark 发表于 2022-1-21 02:26
只需要约束最后的outclock那里吗？

最后OR输出不需要create_generated_clock

thjan65 · 发表于 2022-1-30 20:12:38

我同事的case, 只對OR2輸出作約束
create_clock -period 8  -name clk_8ns [get_pins U_or/Z]

我的project是
create_clock -period 8  -name clk0 [get_ports clk0]
create_clock -period 10  -name clk1 [get_ports clk1]
create_generated_clock -name clk_8n [get_pins u_OR/Z] -divide_by 1 -source [get_ports clk0]
create_generated_clock -name clk_10n [get_pins u_OR/Z] -divide_by 1 -source [get_ports clk1]
不知這樣適合嗎?

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