vivado综合结果和RTL代码不一样

JamesWu154

软件版本：vivado2019.2，综合策略为默认配置；；系统：win10

板级测试发现功能异常；；打开综合结果设计观察原理图发现有个模块的输入输出端口都不对，之前没有用generate___endgenerate时结果正常；；故怀疑工具的问题；；望赐教，谢谢。

出错的代码片段（简略描述一下）：

module Etherctrl_top #( parameter Local_addr=1)

​

//该例化的模块综合出错，，综合的结果观察模块视图，，发现input output的端口都不对，

//该模块通过tx_axis_mac_.....等信号和MAC交互来控制网口的发送

eth_ctrl (.........);

​

//由于是多网口设计，只用一个share logic就行；；故想通过generate来实现条件编译​

​ generate

if(Local_addr==1) begin:eth_ch0

//根据输入的参数来选择例化的模块，例化的模块1

tri_mode_ethernet_mac_2_support （......）

end

else if(Local_addr==2) begin:eth_ch1

//例化的模块2

tri_mode_ethernet_mac_2 (........)

end

endgenerate

​

endmodule

空白MAX

仿真过了吗

smarthb

使用parameter的方式来控制模块例化，个人感觉不太合适，建议lz使用预编译的反射，即使用`ifdef  `esle ifdef ……`endif这种方式。

JamesWu154

smarthb 发表于 2022-1-20 11:03
使用parameter的方式来控制模块例化，个人感觉不太合适，建议lz使用预编译的反射，即使用`ifdef  `esle ifd ...

一开始我也是准备用 宏定义 的方式来实现条件编译，，但是细想自己的场景好像不行啊。。。

JamesWu154

空白MAX 发表于 2022-1-19 12:08
仿真过了吗

我将异常综合的模块 eth_ctrl 设置成OOC模式综合编译后就正常了；；没有像正常代码源文件那样综合​；；算是用另一种方式完成了综合的过程。