verilog中的escape \ 的signal通常用在什么情况下

EDAStar · 发表于 2022-1-7 16:00:12

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verilog中可以使用escape \ 的signal。想知道通常用在什么情况下会使用escape的signal。

wanghu_msee · 发表于 2022-1-10 14:34:38

保留给EDA厂商用的吧，比如从其他语言源码自动转换到verilog

wanghu_msee · 发表于 2022-1-10 14:53:11

或者从RTL综合到VGP，EDA工具也可以生成escape的signal

EDAStar · 发表于 2022-1-17 15:24:07

wanghu_msee 发表于 2022-1-10 14:53
或者从RTL综合到VGP，EDA工具也可以生成escape的signal

哪个工具，做哪个步骤生成的结果里面会有escape的signal

wanghu_msee · 发表于 2022-1-18 02:02:28

synopsys Design Compiler从RTL到门级综合会生成escape \的signal

EDAStar · 发表于 2022-1-20 09:14:40

wanghu_msee 发表于 2022-1-18 02:02
synopsys Design Compiler从RTL到门级综合会生成escape \的signal

多谢

[原创] verilog中的escape \ 的signal通常用在什么情况下