FPGA综合100MHz，没报时序错误，但却有数据丢失的情况

helimpopo

100MHz综合，vivado没报错但是测试结果不对。
降频到50MHz，结果正确。
为什么会这样？按理说100MHz综合，vivado应该报错才对啊

watertree

IO上约束松了？

cfly_chang

跟你多少MHz综合没有关系，VIVADO没报错就说明建立保持时间是足够的，或许是你代码设计哪里有问题，100MHz频率比50MHz更容易触发问题出错

zzj0329

楼主说的100MHz也是vivado上约束的频率吗，注意实际上板run的频率跟vivado约束的频率两者可以不一致的。
我们通常在pll上加了drp功能，而vivado约束的只是一个固定的频率，如约束300MHz，综合后报告上slack看起来很差(负零点几ns)，实际却run在400MHz都没出错

helimpopo

cfly_chang 发表于 2021-12-29 10:37
跟你多少MHz综合没有关系，VIVADO没报错就说明建立保持时间是足够的，或许是你代码设计哪里有问题，100MHz ...

100MHz用modelsim仿真都没问题呢。。。

coolbear2021

建议检查一下IO相关的实现，可以考虑用示波器之类看看板极实现的波形和预期是否一致。
一般来说FPGA内部时序，只要约束和时钟相关配置没有问题，FPGA后仿真以及时序报告是可信的。
但IO相关的，一方面和约束有关，同时还和板级实现有关，时序报告是基于约束产生，后仿真时IO相关的时序也是根据预期人工写的，如果板级实现和约束或者设计预期不一致，就可能出现问题。之前遇到板级干扰的情况，仿真和时序报告都没有问题，但板级信号在多组信号同步翻转时出现毛刺，导致出问题。另外，板级的时钟最好也确认是否与预期一致，以前也遇到过板子上的时钟不对，导致出错的情况，这种仿真和时序分析也报不出问题的。

cfly_chang

helimpopo 发表于 2021-12-29 14:46
100MHz用modelsim仿真都没问题呢。。。

100MHz仿真没问题，你仿真的激励数据 和上板的激励数据一样吗？如果一样，上板结果依然错 ，你那就是IO处的问题了。如果 不一样，你再多仿真仿真，或者拿你上板的数据来作为激励进行仿真看看。

smarthb

helimpopo 发表于 2021-12-29 14:46
100MHz用modelsim仿真都没问题呢。。。

modelsim功能仿真的结果，是modelsim软件根据设计代码运行输出的结果，几乎不涉及任何的时序，也不会出现setup/hold违约的报告，只能保证你的功能是正确的，不能保证时序。

xlteam2

very helpfu