ICC没有违规，pt检查出现hold和transition time违规

飞雪寒杺

第一个问题hold time违规，如下述内容，这部分用于配置内部DAC，是在正常工作前进行的，不太理解的是为什么会出现clock clock_40MHz (fall edge) 12.50 12.50这个东西，很疑惑。
第二个问题是计数器的复位信号报hold违规，原因是加入了removal time，在DC和ICC中需要如何设置复位信号的removal time呢？
第三个问题是综合有部分标准单元的transition time违规，超过工艺文件给的max_transition，最大的超过了将近3这样一个数值，该如何处理呢？
谢谢大家！
Startpoint: u_pixel_config/config_dac_2_regX7X
               (rising edge-triggered flip-flop clocked by clock_40MHz)
  Endpoint: u_data_route_merge_proc/data_merge_test/column_pixel_peri_u2/u_top_column_super_pixel/u_top_0/u_super_pixel_parallel/U178
               (rising clock gating-check end-point clocked by clock_40MHz)
  Path Group: **clock_gating_default**
  Path Type: min

  Point                                                   Incr       Path
  ------------------------------------------------------------------------------
  clock clock_40MHz (rise edge)                           0.00       0.00
  clock network delay (ideal)                             0.00       0.00
  u_pixel_config/config_dac_2_regX7X/CP (EDFCNQD1BWP7T)
                                                          0.00       0.00 r
  u_pixel_config/config_dac_2_regX7X/Q (EDFCNQD1BWP7T)
                                                          0.20 &     0.20 r
  u_mux2_1_opera/U27/Z (OR2D1BWP7T)                       0.23 &     0.43 r
  u_data_route_merge_proc/data_merge_test/column_pixel_peri_u2/u_top_column_super_pixel/u_top_0/u0/U3/ZN (IAO21D2BWP7T)
                                                          0.08 &     0.51 f
  u_data_route_merge_proc/data_merge_test/column_pixel_peri_u2/u_top_column_super_pixel/u_top_0/u_super_pixel_parallel/U178/A1 (CKAN2D1BWP7T)
                                                          0.00 &     0.51 f
  data arrival time                                                  0.51

  clock clock_40MHz (fall edge)                          12.50      12.50
  clock network delay (ideal)                             0.00      12.50
  clock uncertainty                                       0.20      12.70
  u_data_route_merge_proc/data_merge_test/column_pixel_peri_u2/u_top_column_super_pixel/u_top_0/u_super_pixel_parallel/U178/A2 (CKAN2D1BWP7T)
                                                                    12.70 f
  clock gating hold time                                  0.00      12.70
  data required time                                                12.70
  ------------------------------------------------------------------------------
  data required time                                                12.70
  data arrival time                                                 -0.51
  ------------------------------------------------------------------------------
  slack (VIOLATED)                                                 -12.19

ZGP123456

Q1：这是一个Clock Gate check，以gating cell 分类常见的有两类，1）高电平有效时钟门控（AND&NAND） 2）低电平有效时钟门控（OR&NOR）。


从你的Timing Path看出是第一类高电平有效时钟门控，在hold timing check时，保持时间检测要求门控信号仅在时钟的下降沿之后才可以发生。所以有了半周期的shift。为了解决这个问题可以把Gatiing signal的reg使用下降沿触发。
详情请参考STA这本书的10.5
现在的gating都是用ICG cell了，把latch 与gating cell 集成在一起，就不会有这一类问题。

frustrate

你这个是假的 path, 需要将 CKAN2D1BWP7T 换成不带CK 的

jake

修不好的，要么launch改成falling edge flip-flop，要么直接set_disable_clock_gating_check <path_to_U178>

飞雪寒杺

ZGP123456 发表于 2021-12-28 14:42
Q1：这是一个Clock Gate check，以gating cell 分类常见的有两类，1）高电平有效时钟门控（AND&NAND） 2） ...

好的，谢谢，那我就改成下降沿触发了，请问第二个和第三个问题您这边有见过么，这个一直没能解决...

Chen721

飞雪寒杺 发表于 2021-12-31 15:13
好的，谢谢，那我就改成下降沿触发了，请问第二个和第三个问题您这边有见过么，这个一直没能解决...
...

第二个问题是计数器的复位信号报hold违规，原因是加入了removal time，在DC和ICC中需要如何设置复位信号的removal time呢？
第三个问题是综合有部分标准单元的transition time违规，超过工艺文件给的max_transition，最大的超过了将近3这样一个数值，该如何处理呢？

Q2,这里你首先要明确一个概念问题，removal是异步check，类似于同步时钟的hold check，所谓的remove time类比hold time，是lib中查表得到的，不需要设置。一般复位信号的timing约束都挺松的，应该可修的，具体问题只能具体分析。
Q3，没做过综合，回答不了这一类问题。猜测有可能max fanout的问题吧！！！