FPGA 设计 复位问题

TUJzzz

   

jinj198908 发表于 2021-12-24 13:42
你系统主复位的目的是什么？xilinx已经不推荐使用全局复位了，上电时会自动复位，你还不如用那个设计的信 ...

哎，这个就麻烦了，我查了一些复位资料，想用局部复位，不会高扇出，而且实现也简单，但是领导不让，说“当然要用全局复位了”。可能我得再跟领导沟通一下，（回复一句，带两句反问训人，难顶啊）

Y__Y

mrst 做系统复位 ，evt 当成一个soft reset 信号。

国际米兰

   

TUJzzz 发表于 2021-12-24 16:25
哎，这个就麻烦了，我查了一些复位资料，想用局部复位，不会高扇出，而且实现也简单，但是领导不让，说“ ...

你不跟领导说这是复位就好了。。。。
跟他说，这是开始信号。。。
反正按照你所说的，只是局部会用，也没有高扇出，本质上就是一个普通信号，也确实算不上复位。。。。
3#的示例可以参考

TUJzzz

   

cfly_chang 发表于 2021-12-27 09:11
我的理解是，外部给送一个复位信号作为系统复位，也就是mrst，一旦有效就是所有模块都复位，而你想给某个 ...

是的，大致想法是这样，但是领导要求子模块要用mrst。可以理解成子模块有一个系统复位信号mrst，同时还要有一个开始信号restart_evt(模块初始化，从初始状态重新运行),我有点不明白这样相当于有两个复位信号的模块，代码层面该如何实现。
想法1：
always @(posedge mclk or posedge mrst)
begin
      if((mrst||restart_evt))
      begin
            xxx<=1'b0;
      end
      else
      begin
            ...；
      end
end
想法2：
always @(posedge mclk or posedge mrst)
begin
      if(mrst)
      begin
            xxx<=1'b0;
      end
      else
      begin
            if(restart_evt)
            begin
                  xxx<=1'b0;
            end
            else
            begin
                  ...；
            end
      end
end

想法3：
在状态机所有状态里加上
            if(restart_evt)
            begin
                  xxx<=1'b0;
            end
            else
            begin
                  ...；
            end

cfly_chang

   

TUJzzz 发表于 2021-12-27 10:47
是的，大致想法是这样，但是领导要求子模块要用mrst。可以理解成子模块有一个系统复位信号mrst，同时还要 ...

你的想法也可以呀，注意下异步信号就可以了，关键是这个restart_e号怎么产生，什么时候有效？谁来控制。其实这个就是我说的那样，产生一个软件控制的复位信号，在mrst时钟下同步，然后两者相与共同作用。我说的这种很常用的

icdane

latch E号后与全局复位AND后作为模块使能信号