跑LVS报短路warning

redwall76

   如图，我的连线对比都过了，但是extraction results 始终提示我的地和电源与一根线冲突。这是咋回事呢。。。

封心锁爱

忘记怎么处理，不好意思，最近看cadence help文档看多了脑海有点空；但是我记得是有options去solve它的，也许你可以去试一试LVS option的ERC short去看看或者看help里面的说明；目前的处理方式是在经过你review后可以保证没有short的话，warning忽略；有的rule确实冗余，但可能也是别人 foundry的某些考虑吧

redwall76

这是我的部分layout

hustjzr

你检查一下有没有VDD:这种虚连接的，或者有没有多组电源。另外请问一下，你的IO是自己一个个手工拜访的吗，还是用EDA工具自动布局布线的？

redwall76

   

hustjzr 发表于 2021-12-15 14:08
你检查一下有没有VDD:这种虚连接的，或者有没有多组电源。另外请问一下，你的IO是自己一个个手工拜访的吗， ...

我刚检查了一下，VDD没有虚接的，也只有一个电源。我的IO使用stard库自己摆的。 我刚才试了下，只要同时出现两个corner就会有这个报错。。。您知道是怎么回事吗

redwall76

顶一下

巫巫152

同一条net在同一层打了很多个lable

hustjzr

   

redwall76 发表于 2021-12-15 14:25
我刚检查了一下，VDD没有虚接的，也只有一个电源。我的IO使用stard库自己摆的。 我刚才试了下，只要同时 ...

你看看corner左右和IO器件版图的链接是不是不该连在一起的net短接了

hustjzr

你这看起来像是在同一根net上，有多个不同的label名

时间到了

PCORNERA 里面的两个label 在lanyu1 这一层连在了一起，确认电路没问题，可以忽略warning