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[资料] A New Book in Digital Logic Design

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发表于 2021-12-11 15:07:15 | 显示全部楼层 |阅读模式

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Here comes the 2nd edition of "Digital Logic Design Using Verilog-Coding and RTL Synthesis", authorized by Vaibbhav Taraate and published by Springer, 2022 series.
Introduction to author:
Vaibbhav Taraate is an entrepreneur and mentor at “1 Rupee S T”. He holds B.E.
(Electronics) degree from Shivaji University, Kolhapur (1995) and received a Gold
Medal for standing first in all engineering branches. He completed his M.Tech.
(Aerospace Control and Guidance) at the Indian Institute of Technology
(IIT) Bombay, India, in 1999. He has over 18 years of experience in semi-custom
ASIC and FPGA design, primarily using HDL languages such as Verilog, VHDL
and SystemVerilog. He has worked with multinational corporations as a consultant,
senior design engineer, and technical manager. His areas of expertise include RTL
design using VHDL, RTL design using Verilog, complex FPGA-based design, low
power design, synthesis and optimization, static timing analysis, system design
using microprocessors, high-speed VLSI designs, and architecture design of complex
SOCs.


Ch-[00]-Bookmatter.pdf

1.03 MB, 下载次数: 18 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[01]-Introduction.pdf

710.8 KB, 下载次数: 18 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[02]-Concept of Concurrency and Verilog Operators.pdf

640.43 KB, 下载次数: 19 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[03]-Verilog Constructs and Combinational Design-I.pdf

612.18 KB, 下载次数: 19 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[04]-Verilog Constructs and Combinational Design-II.pdf

610.25 KB, 下载次数: 18 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[05]-Multiplexers as Universal Logic.pdf

477.93 KB, 下载次数: 20 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[06]-Decoders and Encoders.pdf

869.92 KB, 下载次数: 19 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[07]-Event Queue and Design Guidelines.pdf

590.58 KB, 下载次数: 20 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[08]-Basics of Sequential Design Using Verilog.pdf

1.11 MB, 下载次数: 19 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[09]-Synchronous Counter Design Using Synthesizable Constructs.pdf

756.06 KB, 下载次数: 17 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[10]-RTL Design of Registers and Memories.pdf

881.23 KB, 下载次数: 18 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[11]-Sequential Circuit Design Guidelines.pdf

447.72 KB, 下载次数: 18 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[12]-RTL Design Strategies for Complex Designs.pdf

1.08 MB, 下载次数: 20 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[13]-RTL Tweaks and Performance Improvement Techniques.pdf

510.1 KB, 下载次数: 19 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[14]-Finite State Machines Using Verilog.pdf

1.11 MB, 下载次数: 20 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[15]-Non-synthesizable Verilog Constructs and Testbenches.pdf

598.73 KB, 下载次数: 18 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[16]-FPGA Architecture and Design Flow.pdf

828.07 KB, 下载次数: 19 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[17]-FPGA Design and Guidelines.pdf

555.05 KB, 下载次数: 18 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[18]-ASIC Design.pdf

171.42 KB, 下载次数: 18 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[19]-ASIC Synthesis and SDC Commands.pdf

203.81 KB, 下载次数: 20 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[20]-Static Timing Analysis.pdf

548.7 KB, 下载次数: 20 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[21]-Design Constraints And Optimization.pdf

344.81 KB, 下载次数: 22 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[22]-Multiple Clock Domain Design.pdf

1.08 MB, 下载次数: 21 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[23]-Case Study_FIFO Design.pdf

752.32 KB, 下载次数: 21 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[24]-Low Power Design.pdf

783.07 KB, 下载次数: 22 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Ch-[25]-System-On-Chip (SOC) Design.pdf

364 KB, 下载次数: 21 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Appendix.pdf

1.66 MB, 下载次数: 15 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Verilog syntax,code,module

发表于 2021-12-11 21:08:00 | 显示全部楼层
kanakn
发表于 2021-12-12 20:50:48 | 显示全部楼层
内容比较陈旧
发表于 2022-1-12 15:05:20 | 显示全部楼层
挺好的一本书,建议大家多看看
 楼主| 发表于 2022-1-13 02:35:26 | 显示全部楼层


javasun 发表于 2022-1-12 15:05
挺好的一本书,建议大家多看看


Thanks for your reply
发表于 2022-1-13 09:45:32 | 显示全部楼层
有没有整个的pdf
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