[求助] 对大摆幅的走线做规则检查？

发表于 2021-12-7 11:48:26 | 显示全部楼层 |阅读模式

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最近在做一个项目，测试发现芯片受干扰比较严重，猜想的原因是版图走线的时候没有特别注意。项目里面有高压大摆幅的走线，24V上升下降10ns左右，想请教一下，对于这种走线需要注意的点是什么？
能否自己写一些规则在版图设计阶段通过DRC或者ERC检查出来？

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