DC综合 report_timing 报告

管叫兽 · 发表于 2021-12-6 15:03:25

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求助！！！！！！
如下图所示，报告的时序路径中不仅没有路径延迟，路径感觉也很奇怪

心海的一滴泪 · 发表于 2021-12-6 22:19:23

路径没问题啊，你这个电路是打两拍的同步电路吧。而你报的这个路径，是从第一个D触发器clock至第二级D触发器的D端，只是打两拍的操作，中间本来就没任何逻辑了。。。

管叫兽 · 发表于 2021-12-7 08:53:57

心海的一滴泪发表于 2021-12-6 22:19
路径没问题啊，你这个电路是打两拍的同步电路吧。而你报的这个路径，是从第一个D触发器clock至第二级D触发 ...

不对，可以看到每条路径后面有一个*SEQGEN* ，检查输出的网表，存在未综合模块，前端代码有误，修改后报告出了路径上cell delay延时

心海的一滴泪 · 发表于 2021-12-7 19:27:05

管叫兽发表于 2021-12-7 08:53
不对，可以看到每条路径后面有一个*SEQGEN* ，检查输出的网表，存在未综合模块，前端代码有误，修改后报 ...

you are right

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