Liberate 提取时序功耗信息与标准库差异很大

lizhi-sjtu · 发表于 2021-12-3 22:37:06

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以一个基本反相器为例，用Liberate提取相关lib信息，但是对比之后发现于标准库差异很大，请教各位可能原因是什么。

一些具体说明如下：Liberate中用到的template文件提取自标准库；反相器网表通过cadence pex提取；K库时调用外部hspice进行仿真。

主要不明白的地方：

1. leakage power差的很大，有一个数量级之差。观察DECK保存下来的spice网表文件，计算逻辑很明确，就是在反相器网表外面加对应电压源，测试电流，leakage power等于对应电流乘电压。不清楚为什么会与标准库差那么大。是否因为template提取之后还需要有其他参数设置？

2. delay和transition差的不是特别大。但是跟DECK保存的spice仿真结果不大对的上，以最大input transition和最大output capacitance下的rise transition为例。提取出的库参数如下所示

spice仿真结果如下所示

两个差距不大，但是不能完全对的上。是否中间需要经过什么转换？看Liberate的manual上没有相关描述。

另外再请教下，在spice网表里面只看到有对应于input transition和output cap都是最大和都是最小两种情况的结果。中间结果是如何得到的？例如上面7*7的结果。是否通过插值获得，具体的计算公式如何？

3. internal power的计算流程也不是很清晰。只能看到在spice中对电流在时间上进行积分，得到的应该是一个电荷量的值，之后会参与什么样的计算？

各位前辈，如果可以帮助解释下上述问题，感激不尽。

lizhi-sjtu · 发表于 2021-12-5 21:37:12

查了一些相关资料，自己回答一下部分问题。
1. 之前leakage power差的太大，是因为process corner选取问题，corner选取是在MODELS模型里面的，与voltage和Temp不在一起，所以忽视了这一点。修正之后，没有数量级差异了，但还是有大概两倍的差距，还正在找具体原因。

2. 查找资料（刘峰老师的CMOS集成电路后端设计与实战）上提到delay信息包括cell delay和互连延时，所以差距应该是在这里。

3. 关于Internal Power, 在Liberate 中可以设置参数power_info为1/2，会输出对应的电压计算公式。

更具体的有其他帖子详细讨论了该问题 https://bbs.eetop.cn/thread-840261-1-1.html