verilog代码设计

innovation · 发表于 2021-12-2 16:23:55

小花321 发表于 2021-12-2 16:10
谢谢各位的回复，我做的这个是用在存储器接口上的，在时钟翻转期间发送数据，因为数据接收端接收到最后一 ...

这个需求，看来数据发送端和接收端是异步的？你看看数据源端用发送时钟设计一个格雷码计数器，将计数值送到接收端，接收端同步后与自身读取的数据个数进行比较来判断数据有效性，不知道这样是不是能解决你的问题？

小花321 · 发表于 2021-12-2 17:27:40

innovation 发表于 2021-12-2 16:23
这个需求，看来数据发送端和接收端是异步的？你看看数据源端用发送时钟设计一个格雷码计数器，将计数值送 ...

因为时钟频率很快，并且发送的数据很多，计数器很难达到这个频率

student2010 · 发表于 2021-12-6 10:31:14

DDR时钟频率快，但是数据都是8的倍数，建议在byte下检测，而且要换个固定的时钟域才可以

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