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innovation 发表于 2021-12-1 13:39 楼主的意思是:有一个会停止(为'0')的时钟信号,想利用此时钟信号本身设计一个检测此时钟信号运行状态的 ...
小花321 发表于 2021-12-1 14:06 对,是这个意思,在时钟有效翻转期间标志信号输出1,其余输出0
fengbohan1 发表于 2021-12-1 15:25 我认为仅依靠自身时钟很难实现时钟检测的时序电路。因为标志信号其实是时钟有效标志位。若依托自身时钟,电 ...
Mucar 发表于 2021-12-1 16:44 利用自身时钟来实现,问你如何鉴定当前时钟的0电平是时钟正常周期内的“0电平”,还是停振造成的“0延展” ...
问你如何鉴定当前时钟的0电平是时钟正常周期内的“0电平”,还是停振造成的“0延展”?
你想延迟半个周期,ASIC内部并不能做到精确延迟半个周期
而且都停振了,你滤波怎么做?
innovation 发表于 2021-12-1 18:11 我和5#、6#、8#的朋友的意见是一致的,所以4#仅能用作一个参考的思路而不是设计的实现。 8#的朋友问得好 ...
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