关于design compiler的脚本设置中的一些问题请教

王之凡

大家好！目前刚在用DC。在借助一个老脚本进行综合。但是，有一些设置项在user guider和reference manual还有dc_shell中都查不到。
不知道在哪里能找到完整介绍。
1.变量的设置。
例如：timing_enable_multiple_clocks_per_reg，在userguide和reference manual中都有介绍。
但是，象
WireLoadModelName
bind_unused_hierarchical_pins
dont_bind_unused_pins_to_logic_constant这类的变量，就查不到在哪里有说明。

这类变量包括好多种，有library variables，有design rule variables，有EDA tool variables，有operating envirement variables，
有Clock gating varailbes，有Synopsys variables for Cadence compatibility。
很多这类的变量。

不知道有没有什么文档对这些变量有全部介绍？有些在网上可以查到，大家的使用用例。有的查不到。

2.和帮助文档中不同的设置。
例如：define_name_rules cadence -type port \
在dc_shell中可以看到define_name_rules的选项。但是，并没有上述格式和选项。
这个不知道有没有专门的说明？

谢谢！

remnant

1.变量的设置。
例如：timing_enable_multiple_clocks_per_reg，在userguide和reference manual中都有介绍。
但是，象
WireLoadModelName        --- 这个很可能是自定义TCL变量，看后面有没有引用
bind_unused_hierarchical_pins --- 这个最新的dc_shell中，依然存在；
dont_bind_unused_pins_to_logic_constant  --- 这个最新的dc_shell中，也依然存在；
在dc_shell中，使用man bind_unused ....可以看到帮助说明

2.和帮助文档中不同的设置。
例如：define_name_rules cadence -type port \
在dc_shell中可以看到define_name_rules的选项。但是，并没有上述格式和选项。这个不知道有没有专门的说明？
获取帮助的方法，见前述。define_name_rules cadence -type port ，这里面的cadence，是指你定义的这条name
rule 自身的名字是cadence，这个rule的内容，则是-type port .....。

王之凡

在dc_shell中用man查他们的manual，都查到了。谢谢了。

王之凡

remnant:
    非常感谢!!