关于ICG的识别

qkoyote · 发表于 2021-11-24 16:37:01

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后端的时候怎么才能让工具识别这一个DFF和与门是clock gating cell ，平衡tree的时候，让clock可以穿过他们呢？

bruce0729 · 发表于 2021-11-24 17:38:21

把DFF的CK pin的sink type设为through pin，clock就不会把它认作是leaf，就可以穿过去了

741697796 · 发表于 2021-11-25 09:33:20

ICG 工具不都是默认穿过吗？

凡人修仙传 · 发表于 2021-11-25 15:57:58

DFF和与门是什么意思，clock gate 一般来说是latch 和与门或者latch和与非门组成的,工具默认会穿过icg 的cell ，不会是sink 点，对于在DFF 上进行分频的寄存器，他的CK 端也不会是sink 点

qkoyote · 发表于 2021-11-26 09:20:30

本帖最后由 qkoyote 于 2021-11-26 09:23 编辑

前端拿一个DFF和与非门用作gating，工具自动识别不出来，并且把用作gating的DFF的ck端认成sink 点，
我有试图通过把这个点设定为nonstoping PIN, 让tree穿过去我的目的是

但是实际上会把tree长的不是我希望的

我希望dff的ck端和gating cell 的A2被同样处理，不要分开加buffer

jake · 发表于 2021-11-27 20:49:20

也许可以试一下。
ecoAddRepeater -term {<your_DFF_instance_path>/CK <your_AND_instance_path>/B} -cell CLKBUF2 -name ICG_CTB
set_dont_touch_network [get_pins ICG_CTB*/Z}
set_disable_clock_gating_check [get_cells <your_AND_instance>]
只是一个思路，没有试验过。

这个DFF+AND电路本身是有重大缺陷的。Q变1时会切掉时钟高电平的一部分，使得AND输出第一个时钟高电平变窄，甚至变成一个毛刺。如果时钟比较慢，DFF改成negedge触发安全一点。

qkoyote · 发表于 2021-11-30 07:43:10

非常感谢，我去尝试下

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