DesignWare的dw_div_pipe问题

mysoul

最近使用DW库中的流水线除法器，使用的场景是C=A/B，A 26bit，B 20bit。跑DC综合的时候，除法器的timing很紧张，收敛比较困难，流水线级数一直往上加，目前加到了7拍，timing基本OK，但是DW内部的逻辑深度依旧很深，后端反馈后期timing收敛困难。
大家是否用过这个除法器，按照经验，一般流水线放多少级合适？目前使用的是7nm工艺库

zzj0329

看你应用场景了，我们当时加的muticycle or max delay的约束让工具自己去retiming的

hiee

估计时retiming没有做好，你可以单独对除法器综合进行retiming然后上层吃netlist

mysoul

zzj0329 发表于 2021-11-16 14:32
看你应用场景了，我们当时加的muticycle or max delay的约束让工具自己去retiming的 ...

我也估计也是retiming的问题，multi_cycle不太适合我的应用需求，这个拉低了整体的运算速率。
我看了一下DW_div_pipe的user guide，文档上讲的是auto retiming，我只需要设置NUM_STAGE这个参数就好了。retiming这块儿，暂时没有没有什么头绪

mysoul

hiee 发表于 2021-11-16 17:20
估计时retiming没有做好，你可以单独对除法器综合进行retiming然后上层吃netlist ...

怎么判断retiming的问题，这个我没什么头绪

hiee

mysoul 发表于 2021-11-16 18:41
怎么判断retiming的问题，这个我没什么头绪

把你每级pipe的时序都报下，看看有问题的前后级是不是时序裕量很足，基本就可以判断工具move的不是很好

mysoul

hiee 发表于 2021-11-16 22:13
把你每级pipe的时序都报下，看看有问题的前后级是不是时序裕量很足，基本就可以判断工具move的不是很好
...

你说的是报DW库内部的timing吗，这个我是netlist上找找看

hiee

mysoul 发表于 2021-11-17 09:32
你说的是报DW库内部的timing吗，这个我是netlist上找找看

对啊，你综合跑完后，报下每级的时序，就能看到各级的时序窗口以及级数

mysoul

hiee 发表于 2021-11-18 20:06
对啊，你综合跑完后，报下每级的时序，就能看到各级的时序窗口以及级数
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看了一下log，基本上没啥问题，retiming的过程都有，report_timing也看了，DIV内部的路径确实是比较深，延时也比较大，只能尝试多放几拍了

Cody_666666

我也遇到了这个问题，但是我的问题是拍数越多，时序越差，有没有大佬给点建议