lvs错误：No matching ".SUBCKT" statement for "xxx" at line 43459 in file "xxx.v.sp

郑伟

kool1981 发表于 2021-11-11 15:16
1.lvs的网表要用v2lvs转成spice或者cdl格式，verilog的网表calibre不一定能认，
2.检查一下网表里面有没用 ...

v2lvs是一个软件吗？还是calibre的一个功能，可以把.v文件转化成sp格式

albert_eetop

郑伟 发表于 2021-11-11 19:59
v2lvs是一个软件吗？还是calibre的一个功能，可以把.v文件转化成sp格式

calibre lvs工具带的一个工具。可以在lvs界面填，calibre lvs会生产一个v2lvs的命令脚本。以后就可以用这个脚本来把verilog网表转换为spice格式网表。

albert_eetop

通过calibre的v2lvs命令将Verilog转换到spice网表。v2lvs命令如下。
v2lvs -v verilog_design_file -o output_spice_file
[-l verilog_lib_file] [-lsp spice_library_file]
[-lsr spice_library_file] [-s spice_library_file]
[-s0 groundnet] [-s1 powernet] [-sk]

kool1981

郑伟 发表于 2021-11-11 19:59
v2lvs是一个软件吗？还是calibre的一个功能，可以把.v文件转化成sp格式

1.terminal里面run， calibre自带的，v2lvs -v *.v -out *.sp或者*.cdl就可以，产生的spi或者cdl才是用来做lvs的网表
2.include 不能是*.v,用的是schematic 或者cdl里面的 .cdl或者是.spi的文件

郑伟

albert_eetop 发表于 2021-11-12 09:33
通过calibre的v2lvs命令将Verilog转换到spice网表。v2lvs命令如下。
v2lvs -v verilog_design_file -o outp ...

谢谢大神，这个命令是直接在终端输入就行，还是得打开calibre软件再在终端输入

郑伟

kool1981 发表于 2021-11-12 14:24
1.terminal里面run， calibre自带的，v2lvs -v *.v -out *.sp或者*.cdl就可以，产生的spi或者cdl才是用来 ...

谢谢大神，我试一下，直接在terminal输入就行把，还是得先打开calibre才能输入

郑伟

albert_eetop 发表于 2021-11-12 09:33
通过calibre的v2lvs命令将Verilog转换到spice网表。v2lvs命令如下。
v2lvs -v verilog_design_file -o outp ...

大神，我生成了sp网表，但我用gui的形式打开lvs在input的选项里添加了我生成的sp网表和工艺库带的empty_subckt.sp，但好像lvs不能直接识别两个文件，一run就报出这个错误，怎么设置才能识别呢

郑伟

kool1981 发表于 2021-11-12 14:24
1.terminal里面run， calibre自带的，v2lvs -v *.v -out *.sp或者*.cdl就可以，产生的spi或者cdl才是用来 ...

大神，我生成了sp文件，用gui运行lvs在input选项了加了我生成的sp文件和工艺库自带的empty_subckt.sp，但好像没办法直接识别两个文件，我该怎么include呀

郑伟

albert_eetop 发表于 2021-11-12 09:33
通过calibre的v2lvs命令将Verilog转换到spice网表。v2lvs命令如下。
v2lvs -v verilog_design_file -o outp ...

大神，我用这个命令生成了sp文件，-s是添加那个subckt.sp的吧，我看了我生成的sp文件包含了include，但一运行还是报了没定义subckt

郑伟

kool1981 发表于 2021-11-12 14:24
1.terminal里面run， calibre自带的，v2lvs -v *.v -out *.sp或者*.cdl就可以，产生的spi或者cdl才是用来 ...

大神，我用这个命令生成了sp文件，-s是添加那个subckt.sp的吧，我看了我生成的sp文件包含了include，但一运行还是报了没定义subckt