lvs错误：No matching ".SUBCKT" statement for "xxx" at line 43459 in file "xxx.v.sp

郑伟

大神们，我使用ICC生成了运行lvs的.v文件，语句如下：write_verilog -pg  -unconnected_ports -wire_declaration -keep_backslash_before_hiersep -no_physical_only_cells -force_output_references {FDCAPHD16 FDCAPHD32 FDCAPHD4 FDCAPHD64 FDCAPHD8  } $export_path/$design_name\_lvs.v
然后运行lvs时提示有未定义的错误，我就改了input

一个是我的v文件，一个是工艺库的sp文件，不知道我改的对不对，然后运行就报了错误
大神们这个怎么改呀，菜鸡一枚，实在不知道怎么运行

billgolden

有include standcell 吗？

myee

spice files应该include “empty_subckt.sp”

albert_eetop

建议采用calibre菜单中的verilog转换spice的命令将verilog门级描述转换为spice网表，然后直接填spice网表进行lvs，同时要注意include包含标准单元的spice定义的标准单元的spice描述。要检查一下标准单元的spice文件是包含了标准单元的spice描述（感觉像是废话，但你include的spice文件名怎么是empty_subckt.sp?空的定义？）

郑伟

albert_eetop 发表于 2021-11-10 17:10
建议采用calibre菜单中的verilog转换spice的命令将verilog门级描述转换为spice网表，然后直接填spice网表进 ...

那个网表是工艺库自带的，就是一些cell的定义，没有这个网表会报错，说未定义，那个转换的功能在哪呀，calibre我不太会用

郑伟

myee 发表于 2021-11-10 16:31
spice files应该include “empty_subckt.sp”

这个我弄了，那个图中spice files添加的就是这个sp文件

郑伟

billgolden 发表于 2021-11-10 16:17
有include standcell 吗？

我不太懂，怎么看include了没？我就进行了上面那些步骤

billgolden

郑伟 发表于 2021-11-10 21:46
我不太懂，怎么看include了没？我就进行了上面那些步骤

很有可能是没有，找到standcell 网表的位置，加(include)到你转好的网表里。

郑伟

billgolden 发表于 2021-11-11 09:34
很有可能是没有，找到standcell 网表的位置，加(include)到你转好的网表里。
...

我生成的网表是.v文件，是不是把工艺库里面的那个.v文件include进去，我工艺库mic011_standardcell/SCC011UMS_HD_RVT_V0.1a/SCC011UMS_HD_RVT_V0p1a/verilog下面有几个.v文件，scc011ums_hd_rvt_neg_pg.v，大神，是把这个include进去吗

kool1981

1.lvs的网表要用v2lvs转成spice或者cdl格式，verilog的网表calibre不一定能认，
2.检查一下网表里面有没用加载stdcell网表，没有就要include