SCAN chain holdtime violation 疑問

thjan65

請問版上高手

受限於pin 腳數目, SCAN chain 只能有一條. 但是chip 內包含多個clock domain, 甚至mix edge.
請問從 Synthesis 到  P&R 階段有甚麼技巧/方法可以盡量減少 SCAN chain 之holdtime violation.

莫名晴天

做dft的时候尽量把一个clock domain的触发器串到一个chain上，这些触发器本身时钟就是平的。
pr阶段就是调整tree让tree在dft mode下面尽量平，再插入cell去balance的时候也只往dft的tree上去插，不要影响到func

thjan65

莫名晴天 发表于 2021-11-3 23:11
做dft的时候尽量把一个clock domain的触发器串到一个chain上，这些触发器本身时钟就是平的。
pr阶段就是调 ...

具體有甚麼指令嗎?
因 CHIP 實際只有一個受ˋ控的 DFT clock .normal mode 下幾個 clock domain 是 analog module 的 clock source 經處理之後生成的

kk2009

另外就是想办法插入lockup latch来修hold violation。
不管是SI端还是data端都是可以的。
SI端就比较简单，直接插入lock up latch，data端麻烦一些，需要加入mux和latch，scan enable做选择，保证这个latch只是在scan时起作用，function下直通。

thjan65

kk2009 发表于 2021-11-4 05:02
另外就是想办法插入lockup latch来修hold violation。
不管是SI端还是data端都是可以的。
SI端就比较简单， ...

所以 要人工方式加入lockup latch?

如果這樣, 就跟以前一樣費時了, 以我司的例子, 因為scan clock 只能有一個, scan chain 只能有一個, 但normal function時, clock domain 卻有5個以上, DC 實施 Scan stitch 時似乎並沒有將所有同clock domain的F.F. 全部串在一起,
導致 Cross Clock Domain 的 SCAN F.F. 約有ˋˋ40個以上.  事實上, 之前的幾個project, 我司都是在 stiLdpv post-sim過程,
根據violation report, 以 awk command 產生相對簡單的 batch command. 然後再手動加入delay cell (DEL3BWP7T)
來解決holdtime violation. 而且之前的project 都還有實施scan chain re-order.

請問 APR 做 Scan chain re-order 時會考慮Normal function 時的 clock domain嗎?